• 대한전자공학회논문지SP
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• 제44권5호
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• pp.103-111
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• 2007

본 논문에서는 single-chip CMOS Image Sensor(CIS)용 고화질 image signal processor(ISP)에 최적화된 하드웨어 구조를 제안한다. Single-chip CIS는 CIS와 ISP가 하나의 칩으로 구현된 것으로, 다양한 휴대기기에 사용된다. 휴대기기의 특성상, single-chip CIS용 ISP는 고화질이면서도 저전력을 위해 하드웨어 복잡도를 최소화해야 한다. 영상의 품질 향상을 위해서 다양한 영상 처리 블록들이 ISP에 적용되지만, 그 중에 핵심이면서 하드웨어 복잡도가 가장 큰 블록은 컬러 영상을 만들기 위한 색 보간 블록과 영상을 선명하게 하기 위한 화질 개선 필터 블록이다. 이들 블록은 데이터 처리를 위한 로직 외에도 라인 메모리를 필요로 하기 때문에 ISP의 하드웨어 복잡도의 대부분을 차지한다. 기존 ISP에서는 색 보간과 화질 개선 필터를 독립적으로 수행하였기 때문에 많은 수의 라인 메모리가 필요하였다. 따라서 하드웨어 복잡도를 낮추기 위해서는 낮은 성능의 색보간 알고리즘을 적용하거나, 화질 개선 필터를 사용하지 않아야 했다. 본 논문에서는 화질 개선을 위해 경계 적응적이면서 채널간 상관관계를 고려하는 고화질 색 보간 알고리즘을 적용하였다. 또한 채널 간 상관관계를 고려하는 색 보간 알고리즘의 특성을 이용하여 색 보간 블록과 화질 개선 필터 블록이 라인 메모리를 공유하도록 설계함으로써, 전체 라인 메모리 수를 최소화하는 새로운 구조를 제안한다. 제안된 방법을 적용하면 화질 개선 필터 블록을 위한 추가적인 라인 메모리가 불필요하기 때문에, 고화질과 낮은 복잡도 모두를 만족시킬 수 있다. 제안 방식과 기존 방식의 MSE(Mean Square Error)는 0.37로, 메모리 공유로 인한 화질의 저하는 거의 없었고, 고화질 색 보간 알고리즘을 적용했기 때문에 전체적인 화질은 향상되었다. 제안된 ISP 구조는 Verilog HDL 및 FPGA를 이용하여 실시간으로 구현 검증되었다. 0.25um CMOS 표준 셀 라이브러리를 이용하여 합성하였을 때, 총 게이트 수는 37K개였으며 7.5개의 라인 메모리가 사용되었다.

• 공학논문집
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• 제6권1호
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• pp.111-124
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• 2004

반도체 기술의 발전과 설계환경의 변화로 비용과 시간이 많이 소요되는 Custom-VLSI 구현 방식보다 Programmable Logic Device (PLD)를 이용한 시스템 구현이 일반화 되어 가는 추세이다. 또한 설계 방식도 Schematic Capture 방식 대신에 보다 효율적이고 표준화된 방식인 Hardware Description Language (HDL)의 활용으로 변화하고 있다. 본 연구에서는 지난 연구 결과를 확장하여 활용영역을 넓혀 가고 있는 다차원 디지털 필터를 PLD를 이용하여 효율적으로 구현할 수 있는 구조를 연구하여 제안하였다. 다차원 디지털 필터링 알고리즘의 효율적인 구현을 위하여 알고리즘 분해방법을 이용하였다. 알고리즘 분해방법은 다차원 디지털 신호처리 알고리즘에 내재된 병렬성을 상태공간식을 이용하여 추출하고, 이로부터 computational primitive(CP)를 얻을 수 있도록 하여준다. 구해진 CP는 VHDL을 이용하여 설계하였으며, 이를 component로 활용하여 효율적인 다차원 디지털 필터를 설계하였다. 설계된 필터를 PLD에 구현함으로써 시스템에 장착된 상태에서 upgrade가 가능하게 되었을 뿐만 아니라, 다차원 디지털 필터를 필요로 하는 모든 시스템의 설계에 component로 사용함으로써 시스템의 Time-to-market 시간을 크게 단축할 수 있다.

• 방송공학회논문지
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• 제4권2호
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• pp.144-154
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• 1999

이진수열은 간단하고 곱셈기가 필요 없이 생성될 수 있는 직교 수열이다. 이 논문은 곱셈기 작동이 없는 선택적인 주파수 영상처리를 위하여 비 반복적인 다차원 필터를 도입하였다. 주파수 응답은 저역, 대역, 고역의 여파를 제공하여 준 가우시안 형태를 가진 협대역이 된다. 이런 필터들의 효과적인 구현을 위한 소프트웨어와 하드웨어의 알고리즘을 제안하였다. 또한 이진수의 QMF(Quadurature Mirror Filter: QMF)는 좋은 대역 압축을 가진 최대한의 편평한 제곱 특성의 완전 회복의 Paraunitary 필터가 됨을 보이고 웨이브렛 변환으로 확장하였다. 웨이브렛 변환은 원래의 영상을 피라미드 구조를 사용하여 다른 스케일로 분할한다. 이 분할은 수직과 수평으로 수행되어 영상을 기술하는데 필요한 픽셀의 수를 일정하게 유지시켜 준다. 효과적인 완전회복의 이진수 QMF-웨이브렛 신호의 분석구조를 제안하였다. 이 기술은 매우 좋은 주파수 응답과 대역분할을 해부는 필터 해법을 제공해준다. 이 제안한 이산 수열의 QMF-필터의 구조는 효과적이고 VLSI 구현에 간단하고 다해상도 신호 분할과 코딩의 응용들에 적합함을 보였다.

• 한국정보통신학회논문지
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• 제15권1호
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• pp.175-182
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• 2011

본 논문은 비디오 처리를 위한 SoC 내에서 다수 개의 프로세싱 블록(마스터)들을 처리할 수 있는 고성능의 메모리 제어기를 설계하였다. 메모리 제어기는 마스터 중재기에 의해 중재되며 이것은 메모리 접근을 요구하는 마스터들의 요구 신호를 받아 데이터를 전송하는 역할을 해주게 된다. 구현된 메모리 제어기는 마스터 선택기, 마스터 중 재기, 메모리 신호 생성기, 명령어 디코더, 데이터 버스, 그리고 메모리 신호 생성기로 구성된다. 제안한 메모리 제어기는 VHDL을 이용하여 설계하였고, 삼성의 메모리 모델을 이용하여 동작을 검증하였다. FPGA 합성 및 검증을 위해서는 ATERA사의 Quartus II를 이용하였고, 구현된 하드웨어는 Cyclone II 칩을 사용하였다. 시뮬레이션을 위해서는 Cadence사의 ModelSim을 이용하였고, FPGA 환경에서 174.28MHz의 주파수로 동작하여, SDRAM의 규격을 모두 만족할 수 있었다.

• 한국통신학회논문지
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• 제33권1C호
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• pp.131-139
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• 2008

본 논문에서는 새로운 다정도 캐리 세이브 가산기를 이용한 dual-field상의 확장성 있는 Montgomery 곱셈기를 제안한다. 제안한 구조는 유한체 GFP(p)와 GF($2^m$)상의 곱셈 연산을 수행한다. 제안한 다정도 캐리 세이브 가산기는 두 개의 캐리 세이브 가산기로 구성되며, w-비트의 워드를 처리하기 위한 하나의 캐리 세이브 가산기는 n = [w/b] 개의 캐리 전파 가산기로 이루어진다. 여기서 b는 하나의 캐리 전파 가산기가 포함하는 dual-filed 가산기의 개수이다. 제안된 Montgomery 곱셈기는 기존의 연구결과에 비해 거의 동일한 시간 복잡도를 가지지만 낮은 하드웨어 복잡도를 가진다. 뿐만 아니라 제안한 연산기는 기존의 연구와 달리 연산의 종료 시 정확한 모듈러 곱셈의 결과를 출력한다. 더욱이 제안한 회로는 m과 w에 대해 높은 확장성을 가진다. 따라서 본 논문에서 제안한 구조는 암호응용을 위한 GF(p)와 GF($2^m$)상의 곱셈기로서 매우 적합하다 할 수 있다.

• 한국정보통신학회논문지
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• 제6권5호
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• pp.703-717
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• 2002

본 논문은 가변형 공유 버퍼 ATM 스위치의 구조 및 VLSI 구현에 관한 연구이다. 본 논문에서 설계한 단일 칩 공유 버퍼 ATM 스위치는 4ns접근속도의 가변형 파이프라인 방식 공유 버퍼를 내장하고 기존의 공유 버퍼 ATM 스위치들이 가지는 메모리 사이클 시간 제한을 해결한다. 내장 버퍼의 가변성을 이용하여 유연한 스위칭 성능을 지원하고 버퍼 메모리 제어와 주소 큐 제어의 독립성을 이용하여 포트 사이즈의 가변성을 제공한다. 제안된 ATM 스위치는 스위치 사이즈와 버퍼 사이즈의 가변성을 이용하여 복잡한 회로의 재설계 없이 용량 및 성능을 재구성할 수 있다. 0.6um CMOS 기술의 설계된 칩은 동작 주파수 800MHz, 640Mbps/port, 4 ${\times}$ 4 Switch Size를 지원한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제8권1호
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• pp.88-95
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• 2002

1985년 N. Koblitz와 V. Miller가 각각 독립적으로 제안한 타원곡선 암호시스템(ECC : Elliptic Curve Cryptosystems)은 보다 짧은 비트 길이의 키만으로도 다른 공개키 시스템과 동일한 수준의 안전도를 유지할 수 있다는 장점을 인해 IC 카드와 같은 메모리와 처리능력이 제한된 하드웨어에도 이식가능 하다. 또한 동일한 유한체 연산을 사용하면서도 다른 타원곡선을 선택할 수 있어서 추가적인 보안이 가능하기 때문에 고수준의 안전도를 유지하기 위한 차세대 암호 알고리즘으로 각광 받고 있다. 본 논문에서는 효율적인 타원곡선 암호시스템을 구현하는데 있어 가장 중요한 부분 중 하나인 타원곡선 상의 점을 고속으로 연산할 수 있는 전용의 기저체 연산기 구조를 제안하고 실제 구현을 통해 그 기능을 검증한다. 그리고 기저체 연산의 면밀한 분석을 통해 역원 연산기의 하드웨어 구현을 위하여 최적인 단위 연산항의 도출에 기반을 둔 효율적인 방법론을 제시하고, 이를 바탕으로 현실적인 제한 조건하에서 구현 가능한 수준의 게이트 수를 가지는 고속의 역원 연산기 구조를 제안한다. 또한, 본 논문에서는 제안된 방법론을 바탕으로 실제 구현된 설계회로가 기존 논문에서 비해 게이트 수는 약 8.8배가 증가하지만, 승법연산 속도는 약 150배, 역원연산 속도는 약 480배 정도 향상되는 우수한 연구 결과가 얻어짐을 보인다. 이것은 병렬성을 적용함으로서 당연히 얻어지는 속도면에서의 이득을 능가하는 성능으로, 본 논문에서 제안한 구조의 우수성을 입증하는 결과이다. 실제로, 승법 연산기의 속도에 관계없이 역원연산의 수행시간은 [lo $g_2$(m-1)]$\times$(clock cycle for one multiplication)으로 최적화가 되며, 제안한 구조는 임의의 유한체 $F_{2m}$에 적용가능하다. 제안한 전용의 연산기는 암호 프로세서 설계의 기초자료로 활용되거나, 타원곡선 암호 시스템 구현시 직접 co-processor 형식으로 임베드 되어 사용할 수 있을 것으로 사료된다.다.