• 정보와 통신
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• 제9권9호
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• pp.72-85
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• 1992

다수의 처리 장치가 실시간 실현에 필수적이라는 것이 많은 디지털 신호처리를 일정한 시간 내에 하기 위한 요구 조건이다. VLSI 기술이 발전함으로 많은 기능 장치로 구성된 컴퓨터 시스템을 설계하고, 실현하는 것이 가능하게 되었다. 일정한 시간내에 높은 처리 능력을 갖음으로서 디지털 신호처리에 응용할 수 있는 VLSI 구조를 연구하는데 데이터 통신의 요구량과 계산의 복잡성을 최소화 할 수 있는 알고리듬의 개발이 요구된다. 이 문제를 해결하는 방법으로 DLSI 시스템이나 적응 시스템을 모델로 하는 효과적인 알고리듬을 조사하고 , 이 알고리듬을 실현할 수 있는 VLSI구조와 연관된 멀티 프로세서 시스템을 개발하는데 본 연구의 목적이 있다. 본 연구에서는 실시간 2차원 신호처리를 할 수 있는 새로운 VLSI 구조를 제안했다. 이 VLSI 구조는 칩 내부에서 단일 처리 장치가 갖는 개념을 다수의 처리 장치를 사용하는 경우로 확장하였다. 이 VLSI 구조는 입력 데이타의 크기가 증가함에 따라서 복잡성과 입력당 계산의 수가 증가하지 않는다는 장점을 갖기 때문에 매우 큰 2차원 데이타를 실시간에 처리할 수 있다.

• 한국통신학회논문지
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• 제33권7C호
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• pp.540-547
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• 2008

본 논문에서는 실시간으로 컴퓨터 생성 홀로그램을 생성할 수 있는 VLSI 구조를 제안하고 하드웨어로 구현하였다. 고속으로 디지털 홀로그램을 생성할 수 있는 수정된 알고리즘을 도입하고, 하드웨어 구현을 위해 재해석하였다. 수치 및 시각적인 정밀도 분석으로부터 하드웨어 내부의 비트 너비를 구하였다. CGH 알고리즘의 분석과 정밀도 분석 결과부터 CGH 셀의 구조를 제안하였다. CGH 셀의 구조와 알고리즘의 특성으로부터 동작 순서를 분석하였고, 파이프라인 구조와 동작적인 타이밍을 제안하였다.

• 한국컴퓨터산업학회논문지
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• 제5권4호
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• pp.511-516
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• 2004

본 논문에서는 움직임 추정을 위한 저전력 VLSI 구조를 제안한다 제안하는 방법은 systolic 구조에서 전처리 연산을 하여 불필요한 블락 정합 위치를 예측한다. 따라서 그 위치의 블락 정합을 하지 않음으로써 연산량을 줄이는 효과가 있다

• 전자공학회논문지B
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• 제30B권11호
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• pp.17-26
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• 1993

In this paper, a VlSI architecture for Reed-Solomon (RS) decoder based on the Berlekamp algorithm is proposed. The proposed decoder provided both erasure and error correcting capability. In order to reduc the chip area, we reformulate the Berlekamp algorithm. The proposed algorithm possesses a recursive structure so that the number of cells for computing the errata locator polynomial can be reduced. Moreover, in our approach, only one finite field multiplication per clock cycle is required for implementation, provided an improvement in the decoding speed, and the overall architecture features parallel and pipelined structure, making a real time decoding possible. From the performance evaluation, it is concluded that the proposed VLSI architecture is more efficient in terms of VLSI implementation than the rcursive architecture based on the Euclid algorithm.

• 한국통신학회논문지
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• 제36권11C호
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• pp.662-672
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• 2011

본 논문은 새로운 경계선 보존 알고리즘을 이용하여 블록화 현상을 제거하는 디블로킹 필터와 HD해상도의 실시간 영상처리가 가능한 디블로킹 필터의 VLSI구조를 제안한다. 기존의 블록 분류 기반의 접근 방법과 달리 제안된 알고리즘은 픽셀 분류 기반 접근을 사용한다. 또한 제안된 경계선 보존 맵은 픽셀을 경계선 영역과 평탄 영역으로 분류하며, 블록화 현상 제거에 사용되는 오프셋 필터와 경계선 보존 필터의 기반이 된다. 이를 바탕으로 제안된 디블로킹 필터의 VLSI구조는 고연산량 처리를 위하여 블록 전체에 파이프라인 기법을 적용하였다. 또한 블록 버퍼를 위한 메모리 절감 구조는 메모리의 사용을 최적화 시킨다. 본 필터는 VHDL을 이용한 설계를 통하여 CycloneII FPGA상에서 구현된 구조의 동작을 검증 후, Synopsys의 Design Compiler와 ANAM 0.25 ${\mu}m$ CMOS cell library로 합성하여 칩으로 구현하였을 때의 성능을 예측하였다. 제안된 알고리즘의 실험 결과는 세밀한 영상성분을 보존하면서 효과적으로 블록화 현상을 제거하며, 픽셀 분류 기반에서 제안된 알고리즘은 블록 분류 기반보다 PSNR 성능이 우수함을 보였다.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.74-86
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• 2002

본 논문은 결정 궤환 구조를 갖는 차동 위상 검출기의 고속 데이터 처리를 위한 VLSI 구조를 제안한다. 기존 차동 위상 검출 방식의 낮은 BER 성능을 극복하기 위해 DF-DPD, DPD-RGPR, DFDPD-SA 등의 다중 심볼 검출 방식이 제시되었다. 이러한 검출 방식들은 참조 위상으로 사용되는 이전 심볼에서의 잡음 효과를 작게 하기 위하여 검출된 위상을 궤환시키는 구조를 갖고 있다. 하지만, 검출된 위상을 궤환시키는 작용은 데이터 처리 속도를 기존의 차동 위상 검출기보다 느리게 한다. 본 논문에서는 결정 궤환 구조를 갖는 차동 위상 검출기가 기존의 차동 위상 검출 방식처럼 고속으로 데이터를 처리할 수 있는 VLSI 구조를 제안하였다. 제안된 구조는 'M-1' 번째 과정에서 'M' 번째 과정을 미리 계산하는 선계산(pre-calculation) 방식과 'M-1'번째 과정에서 예견 위상들을 궤환시키는 선결정 궤환(pre-decision feedback) 방식을 갖는다. 본 논문에서 제안된 구조는 VHDL(Very-high-speed-IC Hardware Description Language)를 사용하여 RTL(Register Transfer Level)로 구현되었다. 시뮬레이션 결과, 제안된 구조는 고속으로 데이터를 처리함을 확인하였다.

• 한국통신학회논문지
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• 제30권11A호
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• pp.1098-1103
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• 2005

에지나 윤곽 정보는 인간의 시각 시스템에 의하여 가장 잘 인식되며 객체의 인식과 지각에 사용되는 중요한 정보이다. 그러므로 비디오내의 객체간의 상호작용, 객체기반 코딩과 표현과 같은 응용을 위하여, 비디오객체의 추출과정에 에지정보를 적용하면 인간의 시각 시스템과 근접한 객체 경계를 얻을 수 있다. 대부분의 객체추출 방식은 연산량이 많고 반복적인 연산을 수행하므로 실시간 처리가 어렵다. 본 논문에서는 비디오객체 분할 과정에 에지 정보를 적용하여 정확한 객체 경계를 추출하는 VLSI 구조를 제안한다. 제안된 하드웨어 구조는 연산방식이 간단하므로 하드웨어로 쉽게 구현될 수 있으며, 제안된 VLSI 하드웨어 구조를 이용하면 객체기반 멀티미디어 응용을 위하여 실시간으로 비디오객체를 분할할 수 있다.

• 전자공학회논문지B
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• 제31B권9호
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• pp.76-84
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• 1994

This paper presents a new high-performance VLSI architecture and VLSI implementation for full-search block matching algorithm. The proposed VLSI architecture has the feature of two directional parallel and pipeline processing, thereby reducing the PE idle time at which the direction of block matching operation within the search area is changed. Therfore, the proposed architecture is faster than the existing architectures under the same clock frequency. Based on HSPICE circuit simulation, it is verified that the implemented procesing element is operated successfully within 13 ns for 75 MHz operation.

• 자연과학논문집
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• 제8권2호
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• pp.69-75
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• 1996

다차원 디지탈 필터링 알고리즘을 실시간에 처리할 수 있는 효율적인 시스템 구현을 위한 VLSI 구조를 제안하였다. 다차원 디지탈 필터링 알고리즘에 내재된 병렬성을 상태공간식을 이용하여 추출하여, 이를 프로세서 설계에 사용함으로써 보다 효율적인 다차원 디지탈 필터의 실시간 구현을 기능하게 하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(4)
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• pp.417-420
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• 2002

In this paper, we propose a VLSI architecture for computation of the SVM(Support Vector Machine) that has become established as a powerful technique for solving a variety of classification, regression, and so on. When we compare the proposed systolic arrays with the conventional method, our architecture exhibits a lot of advantages in terms of latency and throughput rate.