• 한국통신학회논문지
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• 제17권11호
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• pp.1247-1263
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• 1992

IEEE에서 표준화된 하드웨어 설계언어인 VHDL은 하드웨어 설계분야에서 그 사용이 점차 확산되고 있다. 본 연구에서 개발된 VHDL환경은 VHDL지원환경(Support Environment)과 VHDL 사용환경(Using Environment)으로 구성되었다. VHDL 지원환경은 분석기, 상위수준합성을 위한 CDFG(Ccontrol/Data Flow Graph) 생성기, CDFG를 입력으로 하는 합성기, CDFG로부터 VHDL을 생성하는 VHDL생성기로 구축되었다. 이러한 지원 환경을 사용자가 보다 편리하게 사용할 수 있게 VHDL 사용환경을 개발하였다. VHDL사용환경은 VHDL 지원환경의 각 도구들을 그래피컬 사용자 인터페이스를 통하여 사용할 수 있게 하였고, 설계된 하드웨어의 구조로부터 VHDL프로그램을 자동생성한다.

• 한국통신학회논문지
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• 제22권12호
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• pp.2834-2851
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• 1997

본 논문에서는 VHDL '87 및 '93 LRM의 전체 사양을 지원하며 VHDL-to-C 사상의 전처리 과정을 수행하는 VHDL 컴파일러 전반부의 설계 및 구현에 대해서 논한다. VHDL 컴파일러 전반부는 I)VHDL의 계층적 구조체, 선언 영역 및 가시성, 다중 정의 및 동형 이의어, 병행적 다중 스택 구조를 표현하기 위해서 분석 터미널 데이터에 심볼 트리를 구성하였으며, 2) VHDL 고유의 객체, 타입 및 서브타입, 속성과 연산자 등을 나타내기 위한 구조체 및 지원 함수를 설계하였고, 3) VHDL의 병행문/순차문, 행위/구조 기술, 동기 메커니즘 등을 분석하여 VHDL-to-C 사상에 필요한 어의 정보를 구축하고, 4) VHDL 분석 과정에서 어의 데이터의 저장 및 검색이 효과적으로 이루어 지도록 어의 토큰 정의 및 어의 전파 기능 등을 설계하였다. Validation suite를 이용한 실험에서 VHDL 컴파일러 전반부는 LRM 전체 사양을 분석할 수 있음을 확인하였고, VHDL의 계층성/가시성/병행성/어의 검사 등을 효과적으로 처리하기 위해 설계 및 구현된 심볼 트리와 어의 토큰 등의 분석 데이터 모델에 대한 성능 분석 실험에서 VHDL컴파일러 전반부는20- 30%의 개선 효과를보였다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.31-31
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• 2001

최근 VHDL 코딩 및 합성방법에 의한 설계가 널리 사용되고 있다. 집적도가 증가함에 따라 VHDL에 의한 설계 또한 그 분량이 증가하여 많은 코딩오류가 발생하고 있으며, 이를 검색하는데 많은 시간과 노력이 소요되고 있다. 본 논문에서는 VHDL 행위-레벨 설계를 대상으로 코딩오류를 검색하는 방법을 제안하였다. 그 방법에 있어서는 검색패턴을 생성하여 오류가 없는 응답과 설계의 응답을 비교함으로써 설계오류를 찾는 방법을 택하였다. 따라서 본 논문에서는 코딩오류를 검색하기 위한 검색패턴을 생성하는 알고리듬을 제안하였다. 검색패턴 생성은 각 코드에 대해 수행하며, 할당오류와 조건오류를 구분하여 수행하였다. 패턴생성을 위해 VHDL 코드를 CDFG로 변환하여 사용하며, CDFG상의 경로를 탐색하여 패턴생성에 필요한 정보를 추출한다. 경로탐색은 오류가 발생하였다고 가정한 지점으로부터 역방향 탐색과 정방향 탐색을 수행하여 패턴을 생성한다. 제안한 알고리듬은 C-언어로 구현하였다. 펜티엄-Ⅱ 400MHz의 환경에서 여러 가지 VHDL 행위-레벨 설계를 대상으로 제안한 알고리듬을 적용하였다. 그 결과, 고려한 모든 설계의 모든 코드에 대한 검색패턴을 생성할 수 있었으며, 가정한 모든 오류를 검색할 수 있었다. 검색패턴 생성에 소요되는 시간은 고려한 모든 대상 설계에서 1초 미만의 CPU 시간을 보여 속도면에서도 매우 우수함을 나타내었다. 따라서 본 논문에서 제안한 검색방법은 VHDL에 의한 설계에서 설계검증에 필요한 시간과 노력을 상당히 감소시킬 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.185-197
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• 2001

최근 VHDL 코딩 및 합성방법에 의한 설계가 널리 사용되고 있다. 집적도가 증가함에 따라 VHDL에 의한 설계 또한 그 분량이 증가하여 많은 코딩오류가 발생하고 있으며, 이를 검색하는데 많은 시간과 노력이 소요되고 있다. 본 논문에서는 VHDL 행위-레벨 설계를 대상으로 코딩오류를 검색하는 방법을 제안하였다. 그 방법에 있어서는 검색패턴을 생성하여 오류가 없는 응답과 설계의 응답을 비교함으로써 설계오류를 찾는 방법을 택하였다. 따라서 본 논문에서는 코딩오류를 검색하기 위한 검색패턴을 생성하는 알고리듬을 제안하였다. 검색패턴 생성은 각 코드에 대해 수행하며, 할당오류와 조건오류를 구분하여 수행하였다. 패턴생성을 위해 VHDL 코드를 CDFG로 변환하여 사용하며, CDFG상의 경로를 탐색하여 패턴생성에 필요한 정보를 추출한다. 경로탐색은 오류가 발생하였다고 가정한 지점으로부터 역방향 탐색과 정방향 탐색을 수행하여 패턴을 생성한다. 제안한 알고리듬은 C-언어로 구현하였다. 펜티엄-Ⅱ 400MHz의 환경에서 여러 가지 VHDL 행위-레벨 설계를 대상으로 제안한 알고리듬을 적용하였다. 그 결과, 고려한 모든 설계의 모든 코드에 대한 검색패턴을 생성할 수 있었으며, 가정한 모든 오류를 검색할 수 있었다. 검색패턴 생성에 소요되는 시간은 고려한 모든 대상 설계에서 1초 미만의 CPU 시간을 보여 속도면에서도 매우 우수함을 나타내었다. 따라서 본 논문에서 제안한 검색방법은 VHDL에 의한 설계에서 설계검증에 필요한 시간과 노력을 상당히 감소시킬 것으로 기대된다.

• 한국컴퓨터산업학회논문지
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• 제9권4호
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• pp.157-170
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• 2008

본 연구에서는 메사츄세츄공과대학 마이크로전자 연구소에서 개발된 프로세서 PARWAN(PAR-1)으로 불리우는 줄여진 프로세서(a reduced processor)를 VHDL을 이용하여 Behavioral Leve에서 기술하고 Dataflow Level에서 상호 연결하여 기술하였고, VHDL로 설계된 CPU의 동작을 확인하고 시뮬레이션하기 위하여 Test-bench 방식을 이용하였다. <중략> 제시된 방식은 설계의 정보교환이 용이하고 동작의 표현이 정확하고 간결하였으며, 설계의 문서화가 용이하며, 구성된 프로세서의 동작을 확인하기가 용이하였다. VHDL의 Behavioral 기술은 설계자에게 설계된 시스템을 확인할 때 많은 도움을 주었으며 Dataflow 기술은 설계의 버스연결과 레지스터 구조를 확인할 때 유용하게 사용할 수 있었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
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• pp.54-56
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• 1999

현재 많은 내장형 시스템을 구현하기 위한 방법론으로 가상 프로토타입(VP)을 이용하고 있다. 본 논문에서는 가상 프로토타입을 이용하여 내장형 시스템의 설계 및 구현을 위해 사용되는 시스템 명세 언어인 SpecCharts로 명세된 시스템을 동기적 의미론에 만족하는 SpecCharts의 Subset을 규명하여 동기화 형태로 해당명세를 변환시키고 이로부터 synchronous VHDL 코드로 생성할 수 있는 방법을 설계하였다. 동기적 의미론을 만족시키기 위하여 비결정적인 추상적인 모델(NDAM)을 이용하여 SpecCharts로부터 VHDL ？로 변환하는 방법을 제시하고, 변환된 VHDL 코드를 동기적 VHDL 코드로 변환하기 위하여 W. Baker에 의해 규명된 동기적 VHDL subset 적용하여 synchronous VHDL 코드를 생성하는 방법을 제안한다.

• 한국전자파학회논문지
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• 제14권12호
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• pp.1256-1263
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• 2003

본 논문에서는 초고속 위성 방송 서비스를 위한 DVB 및 ISDB 시스템에 적용되는 채널 부호화 방식의 성능 분석과 VHDL 모델 링을 하였다. 또한 구현을 위한 다양한 부호화율(R=2/3, 5/6, 8/9 TC-8PSK)을 가지는 부호화기의 최적 설계 파라미터를 제시하였고, 이를 기반으로 VHDL 모델링을 하였다. VHDL 시뮬레이션을 통해 복호기의 하드웨어 동작의 유효성을 검증하였으며, 복호기 인터페이서를 설계하였다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.1-12
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• 1998

본 논문은 VHDL 컴파일러 시스템에서 후반부의 VHDL-to-C 사상 과정을 설계 및 구현한 연구에 관하여 기술한다. 컴파일러 전반부가 VHDL 설계 프로그램으로부터 발생시킨 중간 형식의 분석 데이터는 컴파일러 후반부의 VHDL-to-C 사상을 통해서 VHDL 어의가 구현된 C 코드 모델로 변환된다. 기본적으로 VHDL 어의를 표현하기 위한 C 코드 모델은 선언부, 구축부, 초기화부 및 실행부의 4개 기능적 템플릿으로 구성된다. 사상 과정에서는 사상 단위와 기능분류에 따른 129개 C 사상 템플릿과 반복적 알고리듬을 통하여 터미널 정보를 이용해서 C 코드를 생성하게 된다. C 프로그램의 구성은 코드를 직접 템플릿으로 출력하거나, 생성된 코드를 데이터큐에 중간 저장시키고 상위사상 결과에 결합시켜서 이루어진다. 설계 및 구현된 VHDL-to-C 사상기는 Validation Suite의 96% VHDL 구문 구조에 대해서 100% C 코드 모델을 완벽하게 사상할 수 있음을 보였다. 또한 VHDL-to-C 사상의 성능에서 생성된 코드의 메모리 오버헤드가 해석기 방식보다는 작고 직접코드 방식보다는 크지만 VHDL 프로그램 크기에 대해서 완만한 증가 경향을 보이고 있으며, 사상처리 시간에서는 사상 메카니즘의 구현에서 최적화 및 개선이 요구됨을 나타내었다.

• 한국정보처리학회논문지
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• 제6권7호
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• pp.1919-1928
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• 1999

기존의 속도 독립 회로 합성 시스템에서 사용되는 기술 방법들은 각각 특정한 설계 양식과 합성 방법에 적합하도록 만들어졌기 때문에 표준화 된 기술 방법으로 채택되지 못하고 있다. 본 논문에서는 하드웨어 기술을 위한 표준 언어인 VHDL을 이용하여 속도 독립 회로를 기술하고 합성하는 방법을 제안한다. VHDL은 광범위한 언어이므로 본 논문에서는 속도 독립 회로의 기술과 합성에 이용될 수 있는 VHDL 부집합을 정의한다. 그리고 VHDL로 기술된 회로 명세를 신호 전이 그래프로 변환한 다음에 기존의 합성 알고리즘을 이용하여 속도 독립 회로를 합성한다. 이를 위하여 각각의 VHDL 문을 부분적인 신호 전이 그래프로 변환하고 부분적인 신호 전이 그래프들을 합병함으로써 VHDL 프로그램 신호 전니 그래프로 변환하는 세계적인 방법을 제안한다. VHDL을 이용함으로써 시뮬레이션, 테스팅 등 기존의 VHDL 기반의 다양한 설계프로그램들과 속도 독립 회로 합성 프로그램을 통합하는 프레임워크 개발이 가능하게 되고 기존의 회로 설계자들이 쉽게 비동기 회로에 접근할 수 있게 되는 장점이 있다.

• 방송과미디어
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• 제3권1호
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• pp.13-19
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• 1998

본 논고에서는 VHDL ASIC 설계 기술을 사용하여 Chip을 설계할 때에 필요한 사항과 방법 그리고 실제 사용 예로써 MPEG 오디오 Chip의 설계와 구현에 관하여 기술한 것이다. VHDL을 이용한 설계의 흐름도로부터 실제 설계를 위한 방법까지 기술하였고 알고리듬의 최적화를 위한 방법과 그 예를 보이고 있다. 또 Gate를 이용한 Logic Level설계에 익숙하지 않은 설계자도 쉽고 빠르게 사용할 수 있는 VHDL설계 기술을 이용하여 MPEG-2 의 2 채널 모드까지 지원하는 Chip의 설계에 관하여 기술한다. 특히 합성 필터를 설계할때 계산량을 줄이고 RAM의 크기를 줄일 수 있도록 효율적인 구현을 위해 구조를 설계하였으며 ROM에 저장될 합성 필터 계수의 수를 줄이기 위해 노력하였다. 또 합성 필터의 Control을 위하여 Pseudo_RISC개념을 사용하였다.