• 한국통신학회논문지
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• 제17권11호
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• pp.1247-1263
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• 1992

IEEE에서 표준화된 하드웨어 설계언어인 VHDL은 하드웨어 설계분야에서 그 사용이 점차 확산되고 있다. 본 연구에서 개발된 VHDL환경은 VHDL지원환경(Support Environment)과 VHDL 사용환경(Using Environment)으로 구성되었다. VHDL 지원환경은 분석기, 상위수준합성을 위한 CDFG(Ccontrol/Data Flow Graph) 생성기, CDFG를 입력으로 하는 합성기, CDFG로부터 VHDL을 생성하는 VHDL생성기로 구축되었다. 이러한 지원 환경을 사용자가 보다 편리하게 사용할 수 있게 VHDL 사용환경을 개발하였다. VHDL사용환경은 VHDL 지원환경의 각 도구들을 그래피컬 사용자 인터페이스를 통하여 사용할 수 있게 하였고, 설계된 하드웨어의 구조로부터 VHDL프로그램을 자동생성한다.

• 한국통신학회논문지
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• 제22권12호
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• pp.2834-2851
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• 1997

본 논문에서는 VHDL '87 및 '93 LRM의 전체 사양을 지원하며 VHDL-to-C 사상의 전처리 과정을 수행하는 VHDL 컴파일러 전반부의 설계 및 구현에 대해서 논한다. VHDL 컴파일러 전반부는 I)VHDL의 계층적 구조체, 선언 영역 및 가시성, 다중 정의 및 동형 이의어, 병행적 다중 스택 구조를 표현하기 위해서 분석 터미널 데이터에 심볼 트리를 구성하였으며, 2) VHDL 고유의 객체, 타입 및 서브타입, 속성과 연산자 등을 나타내기 위한 구조체 및 지원 함수를 설계하였고, 3) VHDL의 병행문/순차문, 행위/구조 기술, 동기 메커니즘 등을 분석하여 VHDL-to-C 사상에 필요한 어의 정보를 구축하고, 4) VHDL 분석 과정에서 어의 데이터의 저장 및 검색이 효과적으로 이루어 지도록 어의 토큰 정의 및 어의 전파 기능 등을 설계하였다. Validation suite를 이용한 실험에서 VHDL 컴파일러 전반부는 LRM 전체 사양을 분석할 수 있음을 확인하였고, VHDL의 계층성/가시성/병행성/어의 검사 등을 효과적으로 처리하기 위해 설계 및 구현된 심볼 트리와 어의 토큰 등의 분석 데이터 모델에 대한 성능 분석 실험에서 VHDL컴파일러 전반부는20- 30%의 개선 효과를보였다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.1-12
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• 1998

본 논문은 VHDL 컴파일러 시스템에서 후반부의 VHDL-to-C 사상 과정을 설계 및 구현한 연구에 관하여 기술한다. 컴파일러 전반부가 VHDL 설계 프로그램으로부터 발생시킨 중간 형식의 분석 데이터는 컴파일러 후반부의 VHDL-to-C 사상을 통해서 VHDL 어의가 구현된 C 코드 모델로 변환된다. 기본적으로 VHDL 어의를 표현하기 위한 C 코드 모델은 선언부, 구축부, 초기화부 및 실행부의 4개 기능적 템플릿으로 구성된다. 사상 과정에서는 사상 단위와 기능분류에 따른 129개 C 사상 템플릿과 반복적 알고리듬을 통하여 터미널 정보를 이용해서 C 코드를 생성하게 된다. C 프로그램의 구성은 코드를 직접 템플릿으로 출력하거나, 생성된 코드를 데이터큐에 중간 저장시키고 상위사상 결과에 결합시켜서 이루어진다. 설계 및 구현된 VHDL-to-C 사상기는 Validation Suite의 96% VHDL 구문 구조에 대해서 100% C 코드 모델을 완벽하게 사상할 수 있음을 보였다. 또한 VHDL-to-C 사상의 성능에서 생성된 코드의 메모리 오버헤드가 해석기 방식보다는 작고 직접코드 방식보다는 크지만 VHDL 프로그램 크기에 대해서 완만한 증가 경향을 보이고 있으며, 사상처리 시간에서는 사상 메카니즘의 구현에서 최적화 및 개선이 요구됨을 나타내었다.

• 한국정보처리학회논문지
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• 제6권7호
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• pp.1919-1928
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• 1999

기존의 속도 독립 회로 합성 시스템에서 사용되는 기술 방법들은 각각 특정한 설계 양식과 합성 방법에 적합하도록 만들어졌기 때문에 표준화 된 기술 방법으로 채택되지 못하고 있다. 본 논문에서는 하드웨어 기술을 위한 표준 언어인 VHDL을 이용하여 속도 독립 회로를 기술하고 합성하는 방법을 제안한다. VHDL은 광범위한 언어이므로 본 논문에서는 속도 독립 회로의 기술과 합성에 이용될 수 있는 VHDL 부집합을 정의한다. 그리고 VHDL로 기술된 회로 명세를 신호 전이 그래프로 변환한 다음에 기존의 합성 알고리즘을 이용하여 속도 독립 회로를 합성한다. 이를 위하여 각각의 VHDL 문을 부분적인 신호 전이 그래프로 변환하고 부분적인 신호 전이 그래프들을 합병함으로써 VHDL 프로그램 신호 전니 그래프로 변환하는 세계적인 방법을 제안한다. VHDL을 이용함으로써 시뮬레이션, 테스팅 등 기존의 VHDL 기반의 다양한 설계프로그램들과 속도 독립 회로 합성 프로그램을 통합하는 프레임워크 개발이 가능하게 되고 기존의 회로 설계자들이 쉽게 비동기 회로에 접근할 수 있게 되는 장점이 있다.

• 한국시뮬레이션학회논문지
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• 제11권2호
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• pp.55-66
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• 2002

VHDL has been. widely used in modeling and simulation of hardware designs. However, complex relationship between components of the designs makes the VHDL modeling problem very difficult. Furthermore, after the initial creation of VHDL models, they evolve into many versions over their lifetime. To cope with such difficulties, this paper proposes a new methodology for the management of VHDL models supporting versions. Its conceptual bases are system entity structure and relational database. Within the methodology, a family of hierarchical structures of a design is organized in the form of VHDL model structure. It is, in turn, represented in the form of relational tables. Once the model structure is built in such a way, a specific simulation model which meets design objective is pruned from the model structure. The details of VHDL codes are systematically synthesized by combining it with the primitive models in a model base. These algorithms are also defined in terms of relational algebraic operations.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1015-1018
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• 2003

As increasing the size and complexity of hard-ware and software system, more efficient design methodology has been developed. Especially design-reuse technique enables fast system development via integrating existing hardware and software. For this technique available hardware/software should be prepared as component-based parts, adaptable to various systems. This paper introduces a component-based VHDL analyzer allowing to be embedded in other applications, such as simulator, synthesis tool, or smart editor. VHDL analyzer parses VHDL description input, and performs lexical, syntactic, semantic checking, and finally generates intermediate-form data as the result. VHDL has full-features of object-oriented language such as data abstraction, inheritance, and polymorphism. To support these features special analysis algorithm and intermediate form is required. This paper summarizes practical issues on implementing high-performance/quality VHDL analyzer and provides its solution that is based on the intensive experience of VHDL analyzer development.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
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• pp.54-56
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• 1999

현재 많은 내장형 시스템을 구현하기 위한 방법론으로 가상 프로토타입(VP)을 이용하고 있다. 본 논문에서는 가상 프로토타입을 이용하여 내장형 시스템의 설계 및 구현을 위해 사용되는 시스템 명세 언어인 SpecCharts로 명세된 시스템을 동기적 의미론에 만족하는 SpecCharts의 Subset을 규명하여 동기화 형태로 해당명세를 변환시키고 이로부터 synchronous VHDL 코드로 생성할 수 있는 방법을 설계하였다. 동기적 의미론을 만족시키기 위하여 비결정적인 추상적인 모델(NDAM)을 이용하여 SpecCharts로부터 VHDL ？로 변환하는 방법을 제시하고, 변환된 VHDL 코드를 동기적 VHDL 코드로 변환하기 위하여 W. Baker에 의해 규명된 동기적 VHDL subset 적용하여 synchronous VHDL 코드를 생성하는 방법을 제안한다.

• 한국전자파학회논문지
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• 제14권12호
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• pp.1256-1263
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• 2003

본 논문에서는 초고속 위성 방송 서비스를 위한 DVB 및 ISDB 시스템에 적용되는 채널 부호화 방식의 성능 분석과 VHDL 모델 링을 하였다. 또한 구현을 위한 다양한 부호화율(R=2/3, 5/6, 8/9 TC-8PSK)을 가지는 부호화기의 최적 설계 파라미터를 제시하였고, 이를 기반으로 VHDL 모델링을 하였다. VHDL 시뮬레이션을 통해 복호기의 하드웨어 동작의 유효성을 검증하였으며, 복호기 인터페이서를 설계하였다.

• 전자공학회논문지B
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• 제32B권1호
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• pp.96-102
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• 1995

This paper presents the VHSIC Hardware Description Language(VHDL) implementation of the Fixed Point Covariance Lattice(FLAT) algorithm for an Linear Predictive Coding(LPC) analysis and its related algorithms, such as the forth order high pass Infinite Impulse Response(IIR) filter, covariance matrix calculation, and Spectral Smoothing Technique(SST) in the Vector Sum Exited Linear Predictive(VSELP) speech coder that has been Selected as the standard speech coder for the North America and Japanese digital cellular. Existing Digital Signal Processor(DSP) chips used in digital cellular phones are derived from general purpose DSP chips, and thus, these DSP chips may not be optimal and effective architectures are to be designed for the above mentioned algorithms. Then we implemented the VHDL code based on the C code, Finally, we verified that VHDL results are the same as C code results for real speech data. The implemented VHDL code can be used for performing logic synthesis and for designing an LPC Application Specific Integrated Circuit(ASOC) chip and DsP chips. We first developed the C language code to investigate the correctness of algorithms and to compare C code results with VHDL code results block by block.

• ETRI Journal
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• 제11권1호
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• pp.97-108
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• 1989

본 논문은 VHDL(Very High Speed IC Hardware Description Language)로 기술(description)한 입력을 받아 구문의 정확성을 검사하기 위한 구문 분석기 개발에 관한 것이다. 본 연구에서 채택한 VHDL 버젼은 1987년 12월 미국의 IEEE에서 표준 하드웨어 기술 언어로 공표한 VHDL 1076버젼을 대상으로 하고 있다. 현재는 입력이 구문과 일치하는가를 검사하여 맞지 않는 경우 에러 메시지(error message)를 내보내며, 맞는 경우 구문이 정확히 기술되었음을 사용자에게 통보한다. VHDL 구문 분석기는 향후 본 연구실에서 개발한 VHDL 시뮬레이터 및 합성기에서 front-end 툴로써 이용할 계획이며, VHDL 구문에 의한 기술을 통해 언어의 이해에도 이용할 수 있다. 프로그램은 SUN-3/160C 컴퓨터의 UNIX 4.2 BSD하에서 lex, yacc를 이용하여, C언어로 구현되었다.