• 한국통신학회논문지
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• 제39A권10호
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• pp.610-612
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• 2014

멀티레벨 홀로그래픽 데이터 스토리지 시스템은 픽셀당 1비트 이상을 저장할 수 있기 때문에 용량에서 큰 이점을 갖는다. 만약 부호율이 2/3인 변조부호라면 2/3(symbol/pixel)은 4/3(bit/pixel)이고, 이것은 1pixel에 약 1.3개 bit를 담을 수 있다. 본 논문에서는 멀티레벨 홀로그래픽 데이터 저장장치에서 한 픽셀이 4-레벨을 가지는 경우, 최소 유클리디안 거리가 3과 4인 변조부호를 각각 제안하였다. 제안한 변조부호는 랜덤한 경우보다 훨씬 더 좋은 성능을 보였고, 거리가 클수록, 성능이 더 좋아지는 것을 보였다.

• 정보처리학회논문지D
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• 제14D권5호
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• pp.471-482
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• 2007

본 논문에서는 기존 그리드 기반의 질의 색인 기법을 변형하여 보다 적은 저장 공간을 사용하면서 보다 빠른 연산을 수행하는 연속 영역 질의 처리 기법을 제안한다. 제안하는 기법의 주요 특징은 두 가지 이다. 첫째, 각 질의에 비트 식별자를 부여하고 그리드의 각 셀은 이러한 비트 식별자의 조합으로 이루어진 비트 열을 이용하여 질의들의 겹침 정보를 반영한다. 이러한 비트 열을 통해 셀이 어떤 질의들에 포함되어져 있는지 빠르게 판단한 수 있으며, 두 셀 사이의 각 셀을 포함하는 질의 식별자들을 비교하지 않고 비트 열만을 비교하여 질의들의 포함관계를 알아내어 불필요한 연산을 줄일 수 있다. 둘째, 셀들을 그룹단위로 관리하여 불필요하게 비트 열의 길이가 증가하여 저장 공간을 낭비하고 비트 열의 비교 연산 시간이 증가하는 문제를 해결한다. 제안하는 기법이 기존 연속 영역 질의 처리 기법에 비해 우수함을 성능 평가를 통해 입증한다.

• 대한전자공학회논문지SD
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• 제38권10호
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• pp.721-727
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• 2001

본 논문에서 우리는 홀로그래픽 디지털 정보 저장 장치를 위한 2차원 인터리빙 구조를 제안한다. 이 저장장치에서는 다량의 디지털이진 정보를 2차원 정보 영상(1000×1000 bits) 안에 실어서 기록 및 재생, 처리하게 된다. 따라서, 저장 장치에서 발생하는 연집 오류(burst error) 또한 2차원의 형태를 띄게 되며, 이를 극복하기 위해 정보 영상 안에서 효율적인 2차원 인터리빙을 해야 할 필요가 있다. 연집 오류의 형태와 위치가 불규칙적임을 감안하여 각 부호어의 bit들을 2차원 상으로 흩뜨리면, 각 부호어의 bit들은 정삼각 격자 구조를 이루며 분포해야 한다. 이러한 정삼각 격자 형태의 인터리빙을 구현하기 위한 요소와 알고리즘을 제안한다.

• 전자공학회논문지
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• 제53권11호
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• pp.9-14
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• 2016

홀로그래픽 데이터 저장장치 (HDSS)는 한 픽셀에 1비트 이상의 데이터를 저장 가능하며 전송 속도 및 저장 용량을 증가시키는 장점이 있다. 하지만 2차원적으로 생기는 인접 심볼 간의 간섭 (ISI) 및 페이지 간의 간섭 (IPI)이 발생한다. 본 논문에서는 홀로그래픽 데이터 저장장치에서 부호율이 1.33 bit/pixel이면서 코드워드의 밀도가 균일한 부호를 제안하였다. 제안된 저밀도 ON 픽셀 4/6 2차원 균형 변조부호는 기존의 2/3, 6/9 변조부호와 비교하여 비슷한 성능을 보이지만, 한 페이지에 기록되는 ON 픽셀의 비율을 낮춤으로써 체적 내에 페이지 수를 늘려 저장 용량을 증가시킬 뿐만 아니라 코드워드의 밀도가 균일하여 인접 페이지 간의 간섭을 줄일 수 있다.

• 한국통신학회논문지
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• 제39A권2호
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• pp.86-91
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• 2014

Holographic data storage (HDS) has a number of advantages, including a high transmission rate through the use of a charge coupled device array for reading two-dimensional (2D) pixel image data, and a high density capacity. HDS also has disadvantages, including 2d intersymbol interference by neighboring pixels and interpage interference by multiple pages stored in the same holographic volume. These problems can be eliminated by modulation codes. We propose a 7/9 error-correcting modulation code that exploits a Viterbi-trellis algorithm and has a code rate larger (about 0.778) than that of the conventional 6/8 balanced modulation code. We show improved performance of the bit error rate with the proposed scheme compared to that of the simple 7/9 code without the trellis scheme and the 6/8 balanced modulation code.

• Journal of the Optical Society of Korea
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• 제7권3호
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• pp.202-206
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• 2003

In this paper, minimum mean-squared-error(MMSE) and blind equalization schemes were employed to improve bit-error-rate(BER) and to reduce inter-symbol interference(ISI) generated during storage and retrieval processes of two-dimensional data in a digital holographic data storage system. We explained methods for designing and applying MMSE and blind equalization to improve BER in a digital holographic data storage system. From experimental evaluations, we compared the BER performances of MMSE and blind equalization and we showed that the BER performances of MMSE and blind equalization were improved significantly compared with those before equalization.

• 창의정보문화연구
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• 제6권1호
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• pp.41-48
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• 2020

공간 데이터를 표현하고 처리하기 위해 사분트리 또는 이분트리 등의 계층형 자료 구조가 사용되고 있다. 이분 트리를 선형적으로 표현하기 위해 기존에 제안된 S-트리는 이진 영역 이미지 데이터를 선형적인 이진 비트열로 표현하여 저장 공간을 크게 압축할 수 있는 장점이 있으나, 이미지의 해상도가 높아질수록 이진 비트열의 길이가 길어져 저장 공간이 늘어나고 탐색 성능이 저하되는 문제점이 발생한다. 본 논문에서는 포화 이진 트리 구조를 갖는 여러 개의 분할 이분트리를 계층적으로 구성하고 각 분할 이분트리를 2개의 선형적 이진 비트열로 표현하여 이미지 탐색에 필요한 범위를 축소하는 한편 이진 비트열 경로를 직접 탐색하지 않고 간단한 숫자 변환을 통해 수행하도록 하여 전체적인 탐색 성능을 개선하였다. 최악의 시공간 복잡도 분석에 의한 성능 평가를 통해 제안 방법이 기존의 방법에 비해 우수한 검색 성능과 공간 효율성을 보이는 것으로 분석되었다.

• 한국통신학회논문지
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• 제39A권5호
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• pp.215-219
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• 2014

In holographic data storage (HDS), a high transmission rate is accomplished through the use of a charge coupled device array for reading two-dimensional (2D) pixel image data. Although HDS has many advantages in terms of storage capacity and data transmission rates, it also features problems, such as 2D intersymbol interference (ISI) by neighboring pixels and interpage interference (IPI) by multiple images stored in the same holographic volume. Modulation codes can be used to remove these problems. We introduce a 2D 8/9 error-correcting modulation code. The proposed modulation code exploits the trellis-coded modulation scheme, and the code rate is larger (about 0.889) than that of the conventional 6/8 balanced modulation code (an increase of approximately 13.9%). The performance of the bit error rate (BER) with the proposed scheme was improved compared with that of the 6/8 balanced modulation code and the simple 8/9 code without the trellis scheme.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제8권9호
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• pp.3266-3285
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• 2014

With limited computing and storage resources, many network applications of encryption algorithms require low power devices and fast computing components. CHESS-64 is designed by employing simple key scheduling and Data-Dependent operations (DDO) as main cryptographic components. Hardware performance for Field Programmable Gate Arrays (FPGA) and for Application Specific Integrated Circuits (ASIC) proves that CHESS-64 is a very flexible and powerful new cipher. In this paper, the security of CHESS-64 block cipher under related-key differential cryptanalysis is studied. Based on the differential properties of DDOs, we construct two types of related-key differential characteristics with one-bit difference in the master key. To recover 74 bits key, two key recovery algorithms are proposed based on the two types of related-key differential characteristics, and the corresponding data complexity is about $2^{42.9}$ chosen-plaintexts, computing complexity is about $2^{42.9}$ CHESS-64 encryptions, storage complexity is about $2^{26.6}$ bits of storage resources. To break the cipher, an exhaustive attack is implemented to recover the rest 54 bits key. These works demonstrate an effective and general way to attack DDO-based ciphers.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.351-355
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• 1999

The amount of data stored, processed and transmitted in the multi-media systems has been growing very fast, especially for the image data. For example, it takes 0.75Mbytes to store 512 12 pixels of 24-bit color image. A video signal with 30 frames per second will require 22.5Mbytes of storage space. To solve this problem, we need a good image compression technique. Recently, many researches on the image compression technique based on the wavelet transform are being pursued to overcome the problems of traditional JPEG. This paper describes the architecture and design of two-dimensional wavelet transform circuit. To keep the sire of the circuit small, we tried to minimize the internal storage space by using external SDRAM. This circuit was designed in Verilog-HDL, synthesized using Design Compiler and verified using Verilog-XL.