• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2007년도 7th International Meeting on Information Display 제7권1호
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• pp.137-140
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• 2007

We prepared ambipolar organic field-effect transistors and observed blue emission when both hole and electron accumulation layers were in the channel. We found that the reduction of carrier traps and controlling devices' preparation and measurement conditions were crucial for ambipolar operation.

• 한국자기학회:학술대회 개요집
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• 한국자기학회 2002년도 동계연구발표회 논문개요집
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• pp.172-173
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• 2002

스핀전자소자 연구 분야의 가장 큰 관심은 전하와 스핀의 자유도를 동시에 고려하여 메모리 및 논리용 트랜지스터를 구현하려는데 있다. 스핀 분극 된 전자를 자성금속으로부터 상자성 및 절연체를 이용하여 또 다른 자성체 및 반도체, 초전도체에 주입하는 일 (Spin injection)에 관한 연구가 일부 진행되어 왔다. 두 개의 자성 금속 사이에 Au등의 상자성 금속을 끼워 넣는 구조로 한쪽의 자성금속을 스핀 소스로 사용하여 상자성 금속에 스핀을 주입하고 다른 쪽의 자성금속으로 주입된 스핀을 검출하는 스핀 스위치 저장소자로서의 양극 스핀 트랜지스터 (bipolar spin transistor)를 많은 연구소에서 제조 연구하였다. (중략)

• 전자공학회논문지A
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• 제30A권3호
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• pp.88-94
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• 1993

In this paper, a simple Ebers-Moll Model for the heterojunction bipolar transistor is presented. Using the model structure for the npn type HBT, the current-voltage characteristics was analyzed. And from the obtained terminal currents, the Ebers-Moll equations were derived. Then substituting the physical parameters for heterojunction to those for homojunction, this model would be used to analyze the characteristics of single and/or duble heterojunction HBT's. And directly relating model parameters to device parameters, it would be also used to optimize the characteristics of HBT's. The simulated results using this model were in good agreement with experimental data.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2007년도 하계종합학술대회 논문집
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• pp.475-476
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• 2007

The stress induced leakage currents will affect data retention in synapse transistors and the stress current, transient current is used to estimate to fundamental limitations on oxide thicknesses. The synapse transistor made by thin silicon oxides has represented the neural states and the manipulation which gaves unipolar weights. The weight value of synapse transistor was caused by the bias conditions. Excitatory state and inhibitory state according to weighted values affected the channel current. The stress induced leakage currents affected excitatory state and inhibitory state.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2001년도 전력전자학술대회 논문집
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• pp.698-701
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• 2001

Loss analyses of two soft switching techniques for two-transistor forward converters are presented. The sums of snubber conduction and capacitive turn-on losses for two transistors are calculated to compare the losses of two techniques. While the conventional soft switching technique shows the loss difference between two transistors, proposed soft switching technique shows equal as well as lower loss in two transistors.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2003년도 춘계학술발표논문집
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• pp.253-255
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• 2003

Flash memory는 device 특성상 peripheral circuit을 구성하는 transistor의 종류가 다양하고, 이에 따른 각 transistor의 동작 전압 영역이 넓다. 이에 따라 설계 초기의 전기적 특성 스펙 절정을 위해서는, silicon 상에서 소자의 scale down에 따른 전기적 특성을 선 검증하는 과정이 필수적이었으며, 이로 인해 설계 및 소자 개발의 기간을 단축하기 어려웠다. 본 연구에서는 TCAD tool을 사용하여 silicon상에서의 제작 공정을 거치지 않고, 효과적으로 model parameter를 생성할 수 있도록 하는 방법을 제안하여. 전기적 특성 스펙 결정과 설계 단계의 시간 지연을 감소할 수 있도록 한다.

• 전기저널
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• 5호통권113호
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• pp.92-98
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• 1986

• 전자공학회지
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• 제14권1호
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• pp.64-69
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• 1987

• 한국통신학회논문지
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• 제25권5B호
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• pp.974-984
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• 2000

전압 강하 변환기의 구동 회로를 제안하였다. 구동 회로의 load regulation 특성을 개선하기 위하여 적응 바이어스(adaptive biasing) 개념을 제안하였고 이 개념을 도입한 NMOS 구동 회로를 설계하였다. 적응 바이어스 전류 구동 개념이 적용된 NMOS 구동 회로는 구동단에서의 밀러(Miller) 효과가 없으므로 위상 여유가 크고 안정된 주파수 특성을 보여주고 있다. NMOS 구동단은 같은 구동 전류를 흘려줄 경우 PMOS 구동단에 비해 훨씬 적은 트랜지스터 크기 비로 설계 제작이 가능하므로 칩 면적을 크게 줄일 수 있으며 PMOS 구동단에서의 같은 보상 커패시터나 보상 추로 회로가 없다. 제안된 회로는 0.8 $\mu\textrm{m}$ CMOS 공정 기술을 이용하여 구현되었으며 설계가 간단하고, 대기 전력(quiescent power)이 60 ㎼로 측정되었다. 전체 크기는 150 $\mu\textrm{m}$$\times$ 360 $\mu\textrm{m}$이고 100$\mu\textrm{A}$부터 50 ㎃ 까지의 구동 전류 변화 조건하에서 5.6 ㎷의 load regulation 값을 얻었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권3호
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• pp.182-189
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• 2011

In this work, a tunneling field-effect transistor (TFET) based on heterojunctions of compound and Group IV semiconductors is introduced and simulated. TFETs based on either silicon or compound semiconductors have been intensively researched due to their merits of robustness against short channel effects (SCEs) and excellent subthreshold swing (SS) characteristics. However, silicon TFETs have the drawback of low on-current and compound ones are difficult to integrate with silicon CMOS circuits. In order to combine the high tunneling efficiency of narrow bandgap material TFETs and the high mobility of III-V TFETs, a Type-I heterojunction tunneling field-effect transistor (I-HTFET) adopting $Ge-Al_xGa_{1-x}As-Ge$ system has been optimized by simulation in terms of aluminum (Al) composition. To maximize device performance, we considered a nanowire structure, and it was shown that high performance (HP) logic technology can be achieved by the proposed device. The optimum Al composition turned out to be around 20% (x=0.2).