• 한국항공우주학회지
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• 제46권6호
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• pp.503-512
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• 2018

SAR(Synthetic Aperture Radar)는 레이더를 이용하여 얻은 신호를 처리해 영상을 획득하는 기술로서, SAR 영상의 활용도와 고해상도 영상에 대한 요구가 증가하고 있는 상황이다. 따라서 본 연구에서는 고해상도 영상 데이터의 고속 처리를 위해 SAR 영상처리 알고리즘을 다중코어 기반의 컴퓨터 구조에서 최적의 성능을 낼 수 있도록 구현하기 위한 연구를 수행했다. 고해상도 영상에 따른 방대한 양의 입출력에 의한 성능 저하를 개선시키기 위해 메모리를 최대한 활용하는 성능 최적화 기법을 적용하고 OpenMP의 동적 스케쥴링 기법과 중첩 병렬성(nested parallelism)을 사용해 코드의 병렬화 비율을 높였다. 그 결과 전체 계산시간을 줄일 뿐만 아니라 병렬 성능의 최대 한계치를 크게 높일 수 있었으며, 제안된 기법을 10개 코어를 가진 다중코어 시스템에 적용한 결과 기존 대비 8배 이상의 성능 향상이 있었다. 본 연구 결과는 대용량 메모리를 가진 다중코어 시스템을 대상으로 하는 고해상도 SAR 영상처리 소프트웨어 개발에 효과적으로 활용될 수 있을 것으로 기대된다.

• 한국정보처리학회논문지
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• 제7권8호
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• pp.2484-2496
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• 2000

네트워크 연결을 위한 고속 스위치는 계속해서 발달하여 왔으며, 스위치가 필요한 성능을 내는가를 여러 조건으로 분석하는 것은 중요한 일이다. 하지만, 복잡한 구조를 가진 시스템을 모델링하여 그 성능을 측정하는 것은 쉬운 일이 아니다. 큐잉이론을 이용한 모델링은 큰 상태 공간을 고려해야 됨은 물론이고 성능평가에 있어서도 복잡한 계산과정을 수행해야 하지만, SAN(Stochastic Activity Networks)에 의한 모델링과 성능평가는 그에 비해 간단하다는 장점이 있다. 본 논문의 목적은 출력포트에 큐를 갖는 고속 ATM 스위치를 확장된 SPN(Stochastic Petri Net)인 SAN을 이용해 모델링하고, 셀 도착 과정은 실제 트래픽과 유사한 특징을 가지고 있는 MMPP(Markov Modulated Poisson Process)로 모델링하여 그 성능을 평가하는데 있다. MMPP 모델을 이용한 버스티 트래픽을 고겨한 성능측정과 아울러 SAN의 장점을 이용한 확장이 용이한 스위치 모델을 보이고자 한다. 제한된 버퍼 크기를 갖는 출력 큐잉 ATM 스위치에 도착하은 셀은 포아송 도착 과정에서는 정확히 표현할 수 없는 버스티 특징을 표현할 수 있어 좀더 실제 트래픽에 가까운 MMPP로 모델링한다. SAN 모델은 UltraSAN 소프트웨어 패키지를 이용해 대기행렬의크기, 지연시간 그리고 셀 손실률에 대한 성능을 측정한다.

• 전기전자학회논문지
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• 제11권4호
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• pp.348-357
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• 2007

개인용 이동형 단말기의 개선된 성능과 비용, 그리고 무선 통신 기술의 비약적인 발전으로 인하여, 이를 이용하는 사용자들의 수가 빠른 속도로 늘고 있다. 그에 따라 사용자들에게 다양한 서비스를 제공할 수 있는 기술이 요구하고 있는 시점이다. 현재까지의 연구를 통해 사용자가 필요로 하는 최단 경로 찾기 등의 기술은 많은 연구가 이루어져 있다. 하지만 사용자의 현재 위치에 따라 여러 가지 추천 서비스를 제공할 수 있게 하는 기술은 우리가 필요로 하는 도로 망에서가 아닌 Euclidean spaces에 집중되어 있다. 따라서 우리는 기존의 연구를 확장시켜, 도로 망에서 이러한 요구를 충족시킬 수 있는 방법을 제안한다. 우리가 제안하는 시스템은 질의에 대한 응답을 하기 위해 전처리 단계를 필요로 한다. 이 단계에서는 먼저 전체 도로 망을 몇 개의 Voronoi 다각형으로 나누고, 나누어진 각각의 Voronoi 다각형들에 대한 정보를 계산한다. 이러한 과정에서 도로 망의 규모에 맞춰 자동으로 Voronoi 다각형의 개수를 결정하게 한다. 이를 통해 전체 도로 망의 크기가 변경되더라도, 전처리 단계 정보를 저장하는 공간이 예측 가능하도록 선형적으로 증가되게 하였다. 실제 질의 응답과정에서는 미리 계산된 정보를 이용하여 사용자들에게 빠른 속도의 서비스를 제공 할 수 있게 한다. 실험을 통하여 제안된 시스템이 도로 망에서 최근접 질의와 영역 질의를 효과적으로 처리 하여 탐색 시간과 방문 노드 수에서 많은 이점이 있음을 보인다.

• 항공우주정책ㆍ법학회지
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• 제27권1호
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• pp.29-73
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• 2012

승무원의 피로로 인한 항공기 사고를 방지하기 위해서는 종합적인 안전체계 구축이 필요하며 승무원에 대한 보다 과학적인 피로관리가 요구된다. 최근 ICAO, FAA, EASA는 조종사 피로관리 증진을 위하여 심층 연구와 함께 법규 개정작업을 활발히 진행하고 있다. 승무원 피로관리에 대한 국제 표준 및 권고방식 (SARPs)은 ICAO Annex 6에 근거를 두고 있다. 승무원 피로관리 관련하여 각 체약국의 적용기준의 근간이 되는 Annex 6의 피로관리 내용은 초판 발행(1969년) 이후 약 40년 동안 주목할 만한 개정 내용이 없었다. 그러나 최근 피로관리 중요성 부각과 함께, 2009년 Annex 6 33A 개정 시 근무시간 제한 추가 및 피로관리 가이드가 반영 되었고, 이어서 2011년 Annex 6 35차 개정 시 승무원에 대한 피로위험관리(FRMS) 적용 근거를 마련하는 획기적인 변화가 있었다. Annex 6에 의하면, 승무원 피로관리를 위하여 항공당국은 두 가지 기준 수립 의무가 있으며 운영자는 세 가지 적용기준 중 택일하여 준수할 의무를 가진다. 즉, 항공당국은 두 가지 ((1) 비행시간 비행근무시간 근무시간 제한 및 휴식시간 기준, (2) 피로위험관리(FRMS) 규정) 기준 수립을 해야 하고, 항공사는 항공당국이 수립한 기준을 근거로 세 가지 ((1) 비행시간 비행근무시간 근무시간 제한 및 휴식시간 기준 적용, (2) FRMS 적용 (3) 비행시간 비행근무시간 근무시간 제한 및 휴식시간 기준과 FRMS 적용 혼용) 중 택일하여 승무원 피로관리 기준을 준수한다. ICAO 동향에 맞추어 FAA는 미 의회의 'Airline Safety and FAA Extension Act of 2010' 통과로 우선 피로위험관리플랜(FRMP) 제도를 도입하였으며, 미연방항공법 개정 입법예고(NPRM)에 이어 최종 법규(Final rule)를 공포하여 2014.1.4.부터는 Flag, Domestic, Supplemental operations 시 승무원이 각각 다르게 적용하던 차이가 없어지고 동일한 기준을 적용하게 된다. 또한 EASA는 승무원 피로관리 관련하여 EASA 회원국이 준수할 진일보한 통합규정안을 입법예고(NPA)했으며 조만간 최종 법규 확정 및 적용이 예상된다. 국제민간항공협약 체약국인 한국도 상기와 같은 국제 환경 변화에 대응하여 SARPs에 입각한 제도 보완 및 항공법규에 승무원 피로관리 적용기준 마련이 불가피하다. 따라서 국제민간항공협약 Annex에서 정한 승무원 피로관리의 구체적인 내용과 발전과정을 고찰하고, 승무원 피로관리에 대한 주요 현안 및 쟁점사항에 대하여 최근 ICAO, FAA, EASA 기준을 심층 비교분석한 결과를 토대로 국내 기준 도입 방안을 제시하였다. 본 논문이 현 제도의 미흡한 부분을 보완하고 불합리한 제한기준을 과감히 삭제하는데 도움을 주고, 아울러 국제 표준 준수 및 항공안전 발전에 기여하길 기대한다. 합리적인 피로관리 기준 수립 및 이행방법에 있어 가장 중요한 요소는 모든 관계자들의 협조체계 구축을 통한 기준 도입 및 효율적인 적용이다. 항공당국은 법규 제정자나 감독관이 아닌 전문가적 조언자나 파트너로 전환해야 하며, 운영자는 다양한 피로요인 관리 필요성을 인식하고 적용하여야 하며, 승무원은 피로에 대하여 책임감을 가지고 피로관리를 해야 한다. 법규 제정자, 전문가, 과학자, 운영자, 승무원 및 노사가 상호 신뢰를 바탕으로 함께 개선코자 노력할 때 실질적인 개선 및 질적 향상을 기대할 수 있을 것이다.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.512-522
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• 2003

시분할 FPGA는 회로가 동작하는 중 회로의 기능을 재구성할 수 있는 동적 재구성 기능을 갖춘 FPGA 칩이다. 따라서 이러한 칩을 위한 회로 합성 기법에서는 주어진 논리 회로를 각각 다른 시간대에 수행할 여러 개의 부분회로로 분할한 후, 동일한 하드웨어 회로를 시간차를 두고 공유하도록 해야 한다. 기존의 연구에서는, 칩의 제한된 용량 문제를 해결하기 위해, 동일 시간대에 필요한 자원으로서 각 세부 함수를 수행하는 LUT(Look-Up Table)의 개수와 LUT의 출력 결과를 다른 시간대에 사용하기 위해 그 결과를 임시 저장하는데 필요한 마이크로 레지스터(micro register)의 개수를 최소화하는 데 중점을 두고 있다. 본 논문에서는 시분할 FPGA 합성용 도구 중의 하나로서 회로 구현에 필요한 메모리 원소, 즉 마이크로 레지스터의 개수에 대한 하한(lower bound)을 추정하는 기법에 대해 설명한다. 이 방법에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 마이크로 레지스터 개수에 대한 하한을 각각 추정함으로써 특정한 합성 기법에 관계없이 회로 구현에 필요한 최소한의 마이크로 레지스터의 개수에 대한 정보를 추출한다. 만일, 기존의 합성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 합성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구는 물론, 향후에 개발할 새로운 합성 방법의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 얻을 수 있다. 실험 결과, 추정된 하한은 기존 연구의 합성 결과와 다소 차이가 있었다. 이러한 차이는 우선, 기존의 합성 결과는 LUT 개수를 적절히 유지하는 가운데 마이크로 레지스터를 최소화한 결과인 반면, 본 하한 추정에서는 합성 가능한 모든 결과 중, LUT 개수와는 전혀 무관하게, 마이크로 레지스터 개수를 최대한 작게 사용할 합성 예를 추정하기 때문이라고 판단된다. 또 한편으로는 마이크로 레지스터 개수에 대한 하한 추정 문제 자체가 갖는 거대한 변동성과 복잡성으로 인해 제안한 추정 기법이 정밀도에 한계를 가지는 것으로 해석할 수 있으며, 다른 한편으로는 기존 연구 결과보다 더 좋은 합성 결과가 존재할 가능성이 높음을 의미하는 것으로 해석될 수 있다.