A fast converging coding algorithm that adaptively selects the modes of macroblocks is introduced. For a given frame, the optimal modes are selected based on the decision curves that minimize the overall distortion at a given bit rate. The method proposed in this paper is different from the conventional ones in that it does not manipulate the quantizer to meet the target bit rate but it satisfies the target bit rate by finding optimal modes of macroblocks which result consistent visual quality. Lagrange multiplier of the unconstrained cost function is controlled to trigger decision curves to generate appropriate modes to meet bit rate and the curve is obtained by utilizing simulated annealing optimization technique. The algorithm is implemented within H.261 video codec and simulation results demonstrate superior visual quality.
In this paper, w describe partitioning large circuits into multiple chips on the programmable FPCB for rapid prototyping. FPCBs consists of areas for FPGAs for logic and interconnect components, and the routing topology among them are predetermined. In the partition problem for FPCBs, the number of wires ofr routing among chips is fixed, which is an additonal constraints to the conventional partition problem. In order to deal with such aconstraint properly we first define a new partition problem, so called the topologybased partition problem, and then propose a heuristic method. The heuristic method is based on the simulated annealing and clustering technique. The multi-level tree clustering technique is used to obtain faster and better prtition results. In the experimental results for several test circuits, the restrictions for FPCB were all satisfied and the needed execution time was about twice the modified K-way partition method for large circuits.
We consider a facility layout problem with the objective of minimizing total transportation distance, which is the sum of rectilinear distances between facilities weighted by the frequency of trips between the facilities. It is assumed that facilities are required to have rectangular shapes and there is no empty space between the facilities in the layout. In this study, a graph theoretic heuristic is developed for the problem. In the heuristic, planar graphs are constructed to represent adjacencies between the facilities and then the graphs are converted to block layouts on a continual plane using a layout construction module. (Therefore, each graph corresponds to a layout.) An initial layout is obtained by constructing a maximal weighted planar graph and then the layout is improved by changing the planar graph. A simulated annealing algorithm is used to find a planar graph which gives the best layout. To show the performance of the proposed heuristic, computational experiments are done on randomly generated test problems and results are reported.
In solving the Travel Salesman Problem(TSP), we easily reach local optimal solutions with the existing methods such as TWO-OPT, THREE-OPT, and Lin-Kernighen. Tabu search, as a meta heuristic, is a good mechanism to get an optimal or a near optimal solution escaping from the local optimal. By utilizing AI concepts, tabu search continues to search for improved solutions. In this study, we focus on developing a new neighborhood structure that maintains the feasibility of the tours created by exchange operations in TSP. Intelligent methods are discussed, which keeps feasible tour routes even after exchanging several edges continuously. An extended tabu search model, performing cycle detection and diversification with memory structure, is applied to TSP. The model uses effectively the information gathered during the search process. Finally, the results of tabu search and simulated annealing are compared based on the TSP problems in the prior literatures.
Metal-Metal Matrix(M$^{3}$) layout is a recently proposed layout style which uses minimum amount of poly wires for high speed operation. In this paper we propose a method of generating functional modules in M$^{3}$ layout style. In the proposed method the transistors and the input/output lines of the given circuit are first placed in M$^{3}$ layout style and then they are interconnected using two metal layers. We develop a new placement method by simulated annealing, and we modify the well known channel routing method for the interconnections. When we applied our method to several logic circuits, the area of the generated layout is smaller than the ones by the previously known method. Our results also compares favorably to the other layout styles like gate matrix layout.
Job Shop Problem which consists of the m different machines and n jobs is a NP-hard problem of the combinatorial optimization. Each job consists of a chain of operations, each of which needs to be processed during an uninterrupted time period of a given length on a given machine. Each machine can process at most one operation at a time. The purpose of this paper is to develop the heuristic method to solve large scale scheduling problem using Constraint Satisfaction Problem method and Simulated Annealing. The proposed heuristic method consists of the search algorithm and optimization algorithm. The search algorithm is to find the solution in the solution space using CSP concept such as backtracking and domain reduction. The optimization algorithm is to search the optimal solution using SA. This method is applied to MT06, MT10 and MT20 Job Shop Problem, and compared with other heuristic method.
This paper considers the workforce assignment problem to minimize both the deviations of workloads assigned to workers and to maximize the total preference between each worker and each machine. Because of the high expense of technology education and the difficulties of firing employees, there is no part time workers in semiconductor industry. Therefore, multi-skilled workers are trained for performing various operations in several machines. The bicriteria workforce assignment problem in this paper is not easy to obtain the optimal solution considering the aisle structure and it is belong to NP-class. The proposed heuristic algorithms are developed based on the combination of spacefilling curve technique, simulated annealing technique and graph theory focusing on the multiple-row machine layout. Examples are presented for the proposed algorithms how to find a good solution.
Journal of information and communication convergence engineering
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제5권1호
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pp.35-41
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2007
In this paper, a modified Fuzzy C-Means (MFCM) algorithm is presented for nonlinear blind channel equalization. The proposed MFCM searches the optimal channel output states of a nonlinear channel, based on the Bayesian likelihood fitness function instead of a conventional Euclidean distance measure. In its searching procedure, all of the possible desired channel states are constructed with the elements of estimated channel output states. The desired state with the maximum Bayesian fitness is selected and placed at the center of a Radial Basis Function (RBF) equalizer to reconstruct transmitted symbols. In the simulations, binary signals are generated at random with Gaussian noise. The performance of the proposed method is compared with that of a hybrid genetic algorithm (GA merged with simulated annealing (SA): GASA), and the relatively high accuracy and fast searching speed are achieved.
This paper presents a systematic approach which determines the optimal period to minimize performance measure subject to the schedulability constraints of a real-time control system by formulating the scheduling problem as an optimal problem. The performance measure is derived from the summation of end-to-end response times of processed I/Os scheduled by the static cyclic method. The schedulability constraint is specified in terms of allowable resource utilization. At first, a uniprocessor case is considered and then it is extended to a distributed system connected through a communication link, local-inter network, UN. This approach is applied to the design of an automotive body control system in order to validate the feasibility through a real example. By using the approach, a set of optimal periods can easily be obtained without complex and advanced methods such as branch and bound (B&B) or simulated annealing.
In this paper, we consider the area-minimal implementation of the instruction decoder for microprogrammed processors such as modern CISC-type microprocessor. We formulate it as a constrained output encoding problem and, based on simulated annealing algorithm, propose efficient heuristic solution methods both for PLA and multi-level implementation of the decoder. Experimental results on various examples show that our methods produce, on the average, 10~40% reduction of the number of product terms for the PLA implementations and 9.8~34.4% reduction of the number of literal for the multi-level implementations compared to the results of random encoding method.
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[게시일 2004년 10월 1일]
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