• 한국통신학회논문지
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• 제22권8호
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• pp.1755-1764
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• 1997

본 논문에서는 ATM 스위치의 단일버퍼를 논리적으로 분할하는 버퍼관리 메카니즘을 제안하고, 컴퓨터 시뮬레이션을 수행하여 할당된 가중치와 제안된 셀 처리 스케줄링 알고리즘(scheduling algorithm)에 대한 트래픽(CBR/VBR/ABR)의 셀 손실확률 및 셀 지연시간을 분석하였다. 제안한 스위치의 버퍼링 시스템은 입력되는 트래픽을 특성별로 분류하여 논리적으로 분할된 버퍼에 저장하고, 스위치의 출력포트로 셀을 전송하기 위하여 동적인 라운드 로빈(round-robin) 서비스를 수행한다. 또한, 버퍼에 가중치를 설정하여 트래픽의 QoS를 보장할 수 있는 4가지의 라운드 로빈 셀 서비스 스케줄링을 분석하였다. SIMSCRIPT II.5를 이용한 시뮬레이션에서 스위치로 입력되는 트래픽은 트래픽 기술자 파라메터를 이용하여 CBR/VBR/ ABR 트래픽이 혼합된 3가지 클래스 트래픽으로 모델링하였으며 VBR과 ABR트래픽은 ON/OFF 소스로, CBR트래픽은 Poisson 소스로 모델링하였다. 본 논문에서 제안하는 버퍼관리 메카니즘과 셀 서비스 알고리즘을 분석한 결과 버퍼에 할당된 가중치의 크기와 가중치를 변화시키는 VC내퍼의 종류, 그리고 적용하는 셀 처리 알고리즘 등에 따라 각 VC가 요구하는 QoS를 보상할 수 있음을 알았다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1998년도 학술발표대회 논문집 제17권 2호
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• pp.223-226
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• 1998

In the Input Buffer Switch using the intial stage FIFO memory structure, It has pointed the Throughput limitation to the percent of 58.6 due to HOL(Head of Line) blocking in the DBP(Dedicated Buffer with Pointer) method, During that time, To overcome these problems, The prior papers have proposed the complicated Arbitration algorithms and Non-FIFO memory structures. and These showed the improved Throughput. But, Now, To design high speed ATM Switch which need to the tens of Giga bit/s or the tens of Tera bit/s. It has more difficulty in proceeding the priority of majority and the complicated Cell Scheduling, because of the problem in operating the control speed of the ratio of N to scanning each port and scheduling the Cell. In this paper, To overcome these problems, We could show more the improved performance than the existing DBP Window policy to design high speed ATM Switch.

• 인터넷정보학회논문지
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• 제10권2호
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• pp.171-177
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• 2009

광 패킷 스위칭 기술은 대용량 인터넷 트래픽을 패킷레벨에서 보다 유동적인 대역폭으로 전송해 줄 수 있으며, WDM 계층과 I P 계층을 유연하게 통합 해 줄 수 있기 때문에 차세대 광 인터넷을 위한 가장 강력한 스위칭 기술 중 하나이다. 광 패킷 스위칭 기술의 연구는 동기식 망 안에서의 연구와 비동기식 망 안에서의 연구로 나뉘며 본 논문에서는 인터넷 트래픽과 같은 비동기 가변길이 패킷들을 위한 광 패킷 스위치 내부에 경합해결 이슈에 초점이 맞추어져 있다. 하이브리드 버퍼는 광 지연 선로 버퍼와 전자 버퍼로 구성 되어 비동기 가변길이 패킷들의 경합 해결을 위한 하나의 대체 버퍼로서 패킷 손실 확률을 감소시키기 위해 소개된바 있다. 그런데 스위치 내부의 자원 중 튜닝 가능한 파장 변환기의 개수와 내부 파장 개수를 고려한 광 패킷 스위치의 디자인은 스위치 비용과 자원 이용 효율을 결정짓는 매우 중대한 이슈이다. 따라서 본 논문에서는 한정된 수의 튜닝 가능한 파장 변환기와 내부 파장 개수를 고려한 하이브리드 버퍼 구조형 광 패킷 스위치를 설계하고 그것의 스케쥴링 알고리즘을 소개하고자 한다. 제안한 스케쥴링 알고리즘은 광 지연 선로 버퍼만을 갖는 기존의 LAUC-VF 알고리즘과 비교하여 더 나은 패킷 손실 확률을 제공해 줄 수 있었다.

• Journal of Electrical Engineering and information Science
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• 제3권1호
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• pp.28-35
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• 1998

In this paper, an NxN input-buffered crosspoint packet switch which selects a Head of the Line, HOL, packet in contention randomly is analyzed with a new approach. The approach is based on both a Markov chain representation of the input buffer and the probability that a HOL packet is successfully served. The probability as a function of N is derived, and it makes it possible to express the average packet delay and the average number of packets in the buffer as a function of N. The contention resolution policy based on the occupancy of the input buffer is also presented and analyzed with this same approach and the relationship between two selection policies is analyzed in terms of the occupancy of the input buffer.

• 한국초전도저온공학회:학술대회논문집
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• 한국초전도저온공학회 2003년도 추계학술대회 논문집
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• pp.146-149
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• 2003

In this Work, we have studied about an RSFQ 2$\times$2 crossbar switch. The circuit was designed, simulated, and laid out for mask fabrication The switch cell was composed of a splitter a confluence buffer, and a switch core. An RSFQ 2$\times$2 crossbar switch was composed of 4 switch cells, a switch control input to select the cross and bar, data input, and data outputs. When a pulse was input to the switch control input to select the cross or bar the route of the input data was determined, and the data was output at the proper output port. We simulated and optimized the switch-element circuit and 2$\times$2 crossbar switch, by using Xic and Julia. We also performed the mask layout of the circuit by using Xic and Lmeter.

• 전자공학회논문지C
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• 제35C권11호
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• pp.39-47
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• 1998

본 논문에서는 공유 버퍼 ATM 스위치를 위한 파이프라인 방식의 고속 메모리 구조를 제안하고 설계하였다. 제안된 메모리 구조는 빠른 동작 속도와 용량 가변성을 지원하여 공유 버퍼 ATM 스위치가 가지는 메모리 cycle time의 제한을 극복하였다. 본 메모리 구조가 지원하는 용량 가변성은 ATM 스위치에서의 교환 성능 가변성을 제공한다. 본 메모리 구조는 작은 메모리 bank들로 이루어진 2차원 배열 구조를 가진다. 메모리 용량은 부가적인 메모리 bank들을 추가하여 메모리 bank들의 배열 크기를 증가 시킴으로 인해 증가된다. 설계된 파이프라인 방식의 메모리는 4160 bit 메모리 bank를 16개 이용하여 4 × 4의 배열로 설계하였고 전체 용량은 65 Kbit이다. 레이아웃후 시뮬레이션을 통한 최대 동작 속도는 5 VV/sub dd/ 및 25℃에서 4ns이다. 설계된 메모리는 공유 가변 버퍼 ATM 스위치의 시험 설계된 칩에 내장되었다. 시험 설계된 칩은 0.6 ㎛ 2-metal 1-poly CMOS 공정 기술을 이용하여 설계하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.373-376
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• 2003

본 논문은 고성능 공통 입력버퍼를 가지는 패킷 스위치 패브릭을 위한 새로운 3차원 라운드로빈 스케줄러에 관한 연구이다. 본 논문에서 제안된 스케줄러는 각 입력 버퍼에서 각 출력 큐를 독립적으로 관리하는 분산형 공통 버퍼를 가지는 스위치 패브릭구조에서 고속으로 동작하는 스케줄러이다. 제안된 스케줄러는 M 개의 각 공통 입력 버퍼가 K개의 입력 및 출력 포트를 가지고 N 개의 가상 출력 큐를 관리하고 $K\geq$M (K$\leq$M)일 때 매 K(M) 사이클 마다 MxK 개의 가상 출력 큐들이 목적 출력포트로 패킷을 전송할 수 있도록 스케줄링한다. 대량 병렬 스케줄링 구조를 이용하여 대용량의 스위칭 포트를 가지는 고성능 스위치 패브릭에의 고속 응용을 지원한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.130-133
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• 1998

A imput buffer typed ATM switch and an appropriate cell-scheduling algorithm are necessary for avoiding output blocking and internal blocking respectively. The algorithm determining a set of non-blocking data cells from the queues can greatly affect on the switch's throughput as well as the behavior of the queues. In this paper bit pattern optimization combined with the Token method in presented in order to improve the performance of ATM switch. The digital Hopfield neural cell scheduler is designed and used for the maximum numbers of cells in real-time

• 한국컴퓨터정보학회논문지
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• 제7권2호
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• pp.115-123
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• 2002

본 논문은 중재기가 제공되는 새로운 타입의 입출력 버퍼 ATM스위치를 제안하고 다양한 트래픽 상태하에서 그 성능을 연구하였다. 제안된 스위치는 PRI 신호를 제어할 수 있는 중재기의 구조와 특성을 최대한 활용하기 위한 목적으로 설계되었다. 제안된 스위치의 기본적인 목적은 간단한 입력 버퍼 스위치에 발생하는 HOL블록킹 현상을 제거 또는 적어도 최소화하는 것이다. 여러 가지 HOL 중재 알고리즘들이 이러한 목적으로 논문을 통해 제안되었다. 제안된 스위치에서는 중재기와 출력단에 버퍼를 이용하여 HOL 블록킹 현상의 억제를 효과적인 방식으로 시도하였다. 중재기는 다수의 잘 알려진 HOL 조정 알고리즘 중에서 Three Phase Algorithm을 사용하도록 설계되었다. 제안된 스위치는 REQ신호를 통하여 우선 전송의 제어를 요청, 이 신호를 중재기로 전송함으로써 중재기는 입력 버퍼로부터 전송된 신호를 제어한다. 컴퓨터 시뮬레이션 결과는 균일 트래픽 상태하에서 제안된 스위치의 효과를 설명하기 위해 제공하였다.

• 한국컴퓨터정보학회논문지
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• 제8권2호
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• pp.97-105
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• 2003

본 논문은 중재기가 제공되는 새로운 타입의 입출력 버퍼 ATM스위치를 제안하고 다양한 트래픽 상태하에서 그 성능을 연구하였다. 제안된 스위치는 PRI 신호를 제어할 수 있는 중재기의 구조와 특성을 최대한 활용하기 위한 목적으로 설계되었다. 제안된 스위치의 기본적인 목적은 간단한 입력 버퍼 스위치에서 발생하는 HOL 블록킹 현상을 제거하거나, 적어도 줄일 수 있도록 하는 것이다. 여러 가지 HOL 중재 알고리즘들이 이러한 목적으로 논문을 통해 제안되었다. 제안된 스위치에서는 중재기와 출력단에 버퍼를 이용하여 HOL 블록킹 현상의 억제를 효과적인 방식으로 시도하였다. 중재기는 다수의 잘 알려진 HOL 조정 알고리즘 중에서 Three Phase Algorithm을 사용하도록 설계되었다 제안된 스위치는 REQ신호를 통하여 우선 전송의 제어를 요청, 이 신호를 중재기로 전송함으로써 중재기는 입력 버퍼로부터 전송된 신호를 제어한다. 컴퓨터 시뮬레이션 결과는 비균일 random 트래픽 상태 하에서 제안된 스위치의 효과를 설명하기 위해 제공하였다.