• 제목/요약/키워드: Speed scheduling

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멀티미디어 기반 해상통신을 위한 DVB-S2 기반 고속 LDPC 복호를 위한 알고리즘에 관한 연구 (A Study on High Speed LDPC Decoder Algorithm Based on DVB-S2 Standard)

  • 정지원;권해찬;김영주;박상혁;이성로
    • 한국통신학회논문지
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    • 제38C권3호
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    • pp.311-317
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    • 2013
  • 본 논문에서는 멀티미디어 기반의 해상통신을 위한 DVB-S2 기반 고속 LDPC 복호를 위한 알고리즘을 제안하였다. 체크 노드 연산중에 비트 노드 연산을 수행하여 기존의 LDPC 복호 알고리즘에 비해 반복횟수를 줄일 수 있는 horizontal shuffle scheduling 알고리즘을 기반으로 하여 복호 속도를 보다 고속화 할 수 있는 알고리즘을 제안하였다. 기존의 체크 노드 연산은 하나의 메모리에서 값을 가져오기 때문에 체크 노드 연산과정에서 많은 지연이 발생하는데 이를 dc개의 병렬구조로 설계함으로써 체크 노드 연산과정의 지연을 줄일 수 있고 따라서 고속 복호가 가능하다. 이를 시뮬레이션 한 결과, 최대 반복 30회를 수행하였을 때 HSS 알고리즘은 326 Mbit/s, 제안한 알고리즘은 2.29 Gbit/s로 약 7배 이상의 복호 throughput을 얻을 수 있었다.

휴대 인터넷에서 QoS를 고려한 스케쥴링 방식 연구 (Scheduling Method for QoS Support in High-Speed Portable Internet System)

  • 김경희;국광호;김경수;임석구
    • 한국콘텐츠학회논문지
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    • 제5권1호
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    • pp.89-99
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    • 2005
  • 60km정도까지 중속으로 이동하는 단말들에게 1-3 Mbps의 고속의 전송속도를 제공하는 휴대 인터넷 시스템이 곧 상용화될 예정이다. 휴대 인터넷 시스템은 서로 다른 QoS를 요구하는 rtPS, nrtPS, BE 서비스들을 제공하므로, QoS를 고려한 효율적인 스케쥴링 기법을 필요로 한다. 본 논문은 상향링크 스케쥴링시 QoS를 고려하여 rtPS, nrtPS, BE 서비스 순으로 우선권을 부여하지만 무조건적으로 우선권을 부여하는 대신에 하위의 우선순위 서비스들에게도 일정량의 대역폭을 보장해 주는 스케줄링 방식이 휴대 인터넷 시스템의 성능을 향상시킬 수 있음을 보인다. 시뮬레이션에 의한 분석결과 nrtPS 서비스들에게는 평균 전송율 만큼의 대역폭을 보장해 주는 것이 좋고 BE 단말들에게는 전체 BE 단말들이 전송하는 평균 트래픽 보다 약간 많은(1.5배 정도) 대역폭을 전체 BE 단말들이 사용할 수 있도록 보장해 주는 방법이 상향링크의 성능을 향상시킬 수 있음을 볼 수 있다.

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비선점 구간을 갖는 태스크들을 위한 저전력 실시간 스케줄링 (Low Power Real-Time Scheduling for Tasks with Nonpreemptive Sections)

  • 김남진;김인국
    • 한국콘텐츠학회논문지
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    • 제10권1호
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    • pp.103-113
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    • 2010
  • RM이나 EDF에 기반을 둔 실시간 스케줄링 알고리즘들은 태스크들이 선점 가능함을 가정하고 있지만 현실적으로는 선점 불가능한 부분이 존재할 수도 있다. 또한 프로세서의 전력 소모를 줄이기 위한 기존의 스케줄링 알고리즘은 태스크 이용률을 기반으로 하여 블로킹 구간이 있는 경우와 없는 경우를 기준으로 두 가지 프로세서 속도($S_H$, $S_L$)를 결정한다. 이 알고리즘에서 높은 속도로 동작하는 $S_H$ 구간은 블로킹에 의한 우선순위 역전이 발생하는 구간이며 이 구간의 길이는 블로킹 구간을 포함한 태스크 종료시한까지로 설정된다. 본 논문에서는 $S_H$ 구간의 길이를 기존의 알고리즘보다 더 짧게 하여 전력소모율을 낮추는 방법을 제안하였다. 모의실험을 통해, 제안된 알고리즘의 전력소모율이 기존 알고리즘에 비하여 최대 13%만큼 감소되었음을 볼 수 있었다.

Non-FIFO 메모리 구조를 사용한 입력버퍼형 스위치에서 개선된 DBP 윈도우 기법 (An Improved DBP Window Policy in the Input Buffer Switch Using Non-FIFO Memory Structure)

  • 김훈;박성헌;박광채
    • 한국음향학회:학술대회논문집
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    • 한국음향학회 1998년도 학술발표대회 논문집 제17권 2호
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    • pp.223-226
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    • 1998
  • In the Input Buffer Switch using the intial stage FIFO memory structure, It has pointed the Throughput limitation to the percent of 58.6 due to HOL(Head of Line) blocking in the DBP(Dedicated Buffer with Pointer) method, During that time, To overcome these problems, The prior papers have proposed the complicated Arbitration algorithms and Non-FIFO memory structures. and These showed the improved Throughput. But, Now, To design high speed ATM Switch which need to the tens of Giga bit/s or the tens of Tera bit/s. It has more difficulty in proceeding the priority of majority and the complicated Cell Scheduling, because of the problem in operating the control speed of the ratio of N to scanning each port and scheduling the Cell. In this paper, To overcome these problems, We could show more the improved performance than the existing DBP Window policy to design high speed ATM Switch.

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고속철도 변전소 피크부하 저감용 ESS 용량 산정 및 경제성 분석 (Sizing and Economic Analysis of Battery Energy Storage System for Peak Shaving of High-Speed Railway Substations)

  • 김슬기;김종율;조경희;변길성
    • 전기학회논문지
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    • 제63권1호
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    • pp.27-34
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    • 2014
  • The paper proposed a sizing method of an energy storage system(ESS) for peak shaving of high-speed railway substations based on load profile patterns of substations. A lithium based battery ESS was selected since it can produce high-power at high speed that peak shaving requires, and also takes up a relatively smaller space for installation. Adequate size of the ESS, minimum capacity which can technically meet a peak shaving target, was determined by collectively considering load patterns of a target substation, characteristics of the ESS to be installed, and optimal scheduling of the ESS. In case study, a local substation was considered to demonstrate the proposed sizing method. Also economic analysis with the determined size of ESS was performed to calculate electricity cost savings of the peak shaving ESS, and to offer pay-back period and return on investment.

QoS Packet-Scheduling Scheme for VoIP Services in IEEE 802.16e Systems

  • Jang, Jae-Shin;Lee, Jong-Hyup;Cheong, Seung-Kook;Kim, Young-Sun
    • Journal of Communications and Networks
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    • 제11권1호
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    • pp.36-41
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    • 2009
  • The IEEE 802.16 wireless metropolitan area network (WMAN) standard is designed to correct expensive communication costs in CDMA-based mobile communication systems and limited coverage problems in wireless LAN systems. Thus, the IEEE 802.16e standard can provide mobile high-speed packet access between mobile stations and the Internet service provider through the base station with cheap communication fees. To efficiently accommodate voice over IP (VoIP) services in IEEE 802.16 systems, an uplink quality of service packet-scheduling scheme is proposed, and its performance is evaluated with an NS-2 network simulator in this paper. Numerical results show that this proposed scheme can increase the system capacity by 100% more than in the unsolicited rand service (UGS) scheme and 30% more than the extended real-time polling service (ertPS) scheme, respectively.

SCATOMi : Scheduling Driven Circuit Partitioning Algorithm for Multiple FPGAs using Time-multiplexed, Off-chip, Multicasting Interconnection Architecture

  • Young-Su kwon;Kyung, Chong-Min
    • 대한전자공학회:학술대회논문집
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    • 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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    • pp.823-826
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    • 2003
  • FPGA-based logic emulator with lane gate capacity generally comprises a large number of FPGAs connected in mesh or crossbar topology. However, gate utilization of FPGAs and speed of emulation are limited by the number of signal pins among FPGAs and the interconnection architecture of the logic emulator. The time-multiplexing of interconnection wires is required for multi-FPGA system incorporating several state-of-the-art FPGAs. This paper proposes a circuit partitioning algorithm called SCATOMi(SCheduling driven Algorithm for TOMi)for multi-FPGA system incorporating four to eight FPGAs where FPGAs are interconnected through TOMi(Time-multiplexed, Off-chip, Multicasting interconnection). SCATOMi improves the performance of TOMi architecture by limiting the number of inter-FPGA signal transfers on the critical path and considering the scheduling of inter-FPGA signal transfers. The performance of the partitioning result of SCATOMi is 5.5 times faster than traditional partitioning algorithms. Architecture comparison show that the pin count is reduced to 15.2%-81.3% while the critical path delay is reduced to 46.1%-67.6% compared to traditional architectures.

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LTE Packet Scheduling with Bandwidth Type Consideration

  • Alotaibi, Sultan
    • International Journal of Computer Science & Network Security
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    • 제22권4호
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    • pp.351-357
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    • 2022
  • LTE (Long-Term Evolution, sometimes known as 4G LTE) is a wireless high-speed data communication technology for mobile phones and data terminals. The Packet Scheduler (PS) is an important component in improving network performance. Physical Resource Blocks (PRBs) are assigned to associated User Equipment by the packet scheduler (UEs). The primary contribution of this study is a comparison of the eNodeB throughput between a suggested method and the Round Robin (RR) Algorithm. The RR Algorithm distributes PRBs among all associated UEs without taking channel circumstances into account. In this research, we present a new scheduling method that takes into account the number of PRBs and associated UEs and produces higher throughput than the RR algorithm.

HSS 기반 초고속 LDPC 복호를 위한 구조 (A High Speed LDPC Decoder Structure Based on the HSS)

  • 이인기;김민혁;오덕길;정지원
    • 한국통신학회논문지
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    • 제38B권2호
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    • pp.140-145
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    • 2013
  • 본 논문은 위성방송 전송 규격인 DVB-S2의 기반 채널 부호로 사용되는 LDPC를 고속 복호를 위해 HSS(Horizontal Shuffle Scheduling) 방식을 기반으로 고속 복호기 구조를 연구하였다. 첫째로 HSS방식에서 발생하는 메모리 충돌을 극복하는 방식을 제시한다. 둘째로 고속 복호를 위해 LUT(Look Up Table)을 이용하는 Sum-Product 알로리즘 대신 min값에서 scaling factor를 곱하는 Normalized Min-Sum 알고리즘을 사용하였으며, 성능 향상을 위해 check node에서 bit node로 입력되는 값의 부호를 확인하여 신뢰성 없는 값을 삭제하는 Self-Correct 방식을 제시하여 sum-product 방식에서 발생하는 bottle neck 현상을 하였다. 마지막으로 고속화를 위한 효율적인 메모리 구조를 제안한다.

Implementation of Class-Based Low Latency Fair Queueing (CBLLFQ) Packet Scheduling Algorithm for HSDPA Core Network

  • Ahmed, Sohail;Asim, Malik Muhammad;Mehmood, Nadeem Qaisar;Ali, Mubashir;Shahzaad, Babar
    • KSII Transactions on Internet and Information Systems (TIIS)
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    • 제14권2호
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    • pp.473-494
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    • 2020
  • To provide a guaranteed Quality of Service (QoS) to real-time traffic in High-Speed Downlink Packet Access (HSDPA) core network, we proposed an enhanced mechanism. For an enhanced QoS, a Class-Based Low Latency Fair Queueing (CBLLFQ) packet scheduling algorithm is introduced in this work. Packet classification, metering, queuing, and scheduling using differentiated services (DiffServ) environment was the points in focus. To classify different types of real-time voice and multimedia traffic, the QoS provisioning mechanisms use different DiffServ code points (DSCP).The proposed algorithm is based on traffic classes which efficiently require the guarantee of services and specified level of fairness. In CBLLFQ, a mapping criterion and an efficient queuing mechanism for voice, video and other traffic in separate queues are used. It is proved, that the algorithm enhances the throughput and fairness along with a reduction in the delay and packet loss factors for smooth and worst traffic conditions. The results calculated through simulation show that the proposed calculations meet the QoS prerequisites efficiently.