• 정보처리학회논문지A
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• 제15A권2호
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• pp.69-74
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• 2008

본 논문은 MOS 전류모드 논리회로 (MOS current-mode logic circuit)의 누설전류를 감소시키기 위해 슬립 트랜지스터 (sleep-transistor) 트랜지스터를 이용하여 저 전력 MOS 전류모드 논리회로를 구현하는 새로운 구조를 제안하였다. 슬립 트랜지스터는 누설전류를 최소화하기 위해 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 사용하였다. $16\;{\times}\;16$ 비트 병렬 곱셈기를 제안한 구조에 적용하여 제안한 구조의 타당성을 입증하였다. 이 회로는 기존 MOS 전류모드 논리회로 구조에 비해 대기전력소모가 1/50으로 감소하였다. 이 회로는 삼성 $0.35\;{\mu}m$ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 이용하여 검증하였다.

• 전기전자학회논문지
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• 제12권4호
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• pp.211-216
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• 2008

이 논문은 MOS 전류모드 논리 (MOS current-mode logic circuit, MCML) 회로를 이용하여 저 전력 특성을 갖는 8${\times}$8 비트 병렬 곱셈기를 설계하였다. 설계한 곱셈기는 회로가 동작 하지 않을 때의 정적 전류의 소모를 최소화하기 위하여 슬립 트랜지스터 (sleep-transistor)를 이용하여 저 전력 MOS 전류모드 논리회로를 구현하였다. 설계한 곱셈기는 기존 MOS 전류모드 논리회로에 비해 대기전력소모가 1/50으로 감소하였다. 또한, 이 회로는 기존 MOS 전류모드 논리회로에 비해 전력소모에서 10.5% 감소하였으며, 전력소모와 지연시간의 곱에서 11.6%의 성능 향상이 있었다. 이 회로는 삼성 0.35${\mu}m$ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 정보처리학회논문지A
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• 제17A권3호
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• pp.121-126
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• 2010

본 논문에서는 저 전압 스윙 기술을 적용하여 저 전력 회로를 구현하고, 슬립 트랜지스터 (sleep-transistor)를 이용하여 누설전류를 최소화하는 새로운 저 전력 MOS 전류모드 논리회로 (MOS current-mode logic circuit)를 제안하였다. 제안한 회로는 저 전압 스윙 기술을 적용하여 저 전력 특성을 갖도록 설계하였고 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 슬립 트랜지스터로 사용하여 누설전류를 최소화하였다. 제안한 회로는 $16\;{\times}\;16$ 비트 병렬 곱셈기에 적용하여 타당성을 입증하였다. 이 회로는 슬립모드에서 기존 MOS 전류 모드 논리회로 구조에 비해 대기전력소모가 1/104로 감소하였으며, 정상 동작모드에서 11.7 %의 전력소모 감소효과가 있었으며 전력소모와 지연시간의 곱에서 15.1 %의 성능향상이 있었다. 이 회로는 삼성 $0.18\;{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 전자공학회논문지
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• 제52권3호
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• pp.59-66
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• 2015

본 논문에서는 4bit SAR-ADC(Successive Approximation ADC) 기반의 LDO(Low Drop-Out Regulator)와 파워 트랜지스터의 사이즈 선택을 통하여 DC-DC 벅 컨버터의 효율을 개선하는 방법을 제안한다. 제안하는 회로는 부하 전류에 따라서 파워 트랜지스터 사이즈를 선택하여 DC-DC 벅 컨버터의 효율을 개선한다. 이를 위해, 우리는 스위칭 손실과 전도 손실이 교차하는 지점을 파워 트랜지스터의 적절한 사이즈로 선택하였다. 또한, standby mode 또는 sleep mode로 동작 시에는 효율을 개선하기 위해 LDO로 동작하도록 하였다. 제안하는 회로는 4bit로 파워 트랜지스터 사이즈(X1, X2, X4, X8)를 선택하였고, 저부하에서 단일 사이즈를 이용한 기존의 방식보다 최대 25%의 효율 개선을 얻을 수 있었다. 입력 전압은 5V, 출력 전압은 3.3V, 최대 부하 전류는 500mA이다.