• 한국정보과학회논문지:정보통신
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• 제29권4호
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• pp.447-458
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• 2002

본 연구에서는 무선 인터넷 서비스를 위한 전송계층 프로토콜인 TCP, T/TCP와 WTP의 특징을 비교.분석한다. 우선 무선구간에 가장 적합한 WTP를 제한된 자원을 가진 무선 단말기상에 탑재하기 용이하도록 코루틴 모델을 기반으로 하나의 쓰레드로 구현하고 이를 Nokia, Kannel 그리고, WinWAP 의 기존 구현물과 상호 동작시켜 호환성을 검사한다. 그리고, 무선환경에서의 패킷손실을 잘 표현할 수 있는 길버트(Gilbert) 모델을 기반으로 구현물의 트랜잭션 성공률(throughput) 및 수행시간(system response time)을 측정하여 기존의 TCP, T/TCP와 비교한다. 그 결과, WTP는 트랜잭션 성공률과 수행 시간에 있어서 기존의 프로토콜에 비해 높은 성능을 보였다. 특히, 연속적인 에러가 발생하며 패킷손실률이 비교적 높을 때, WTP는 T/TCP와 TCP에 비해 매우 높은 트랜잭션 성공률을 나타냈으며, 10배 이상 빠른 수행 시간을 보였다. 이는 WTP가 다른 프로토콜에 비해 적은 개수의 패킷으로 하나의 트랜잭션을 수행하고 패킷 손실로 인한 타임아웃 발생 시, 타이머 값을 exponential backoff를 적용하지 않고 일정한 값을 유지하기 때문이다. 또한, 무선환경에 최적화된 WTP의 재전송 횟수를 결정하기 위한 실험을 통해, 가장 적절한 재전송 횟수가 5~6회임을 알 수 있었다.

• 항공우주시스템공학회지
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• 제13권3호
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• pp.23-31
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• 2019

현대의 위성들의 설계요구조건은 운용되는 목적에 따라 다양해진다. 기존 중/대형 위성과는 달리 저궤도에서 운용되는 소형위성의 경우 군사적인 목적을 나타내기도 한다. 그렇기 때문에 고해상도의 사진 및 영상 수요가 증가하며 다표적 관측이 중요하게 된다. 이에 다표적 관측을 하기 위해서 위성의 기동성은 중요한 설계변수이다. 기동성이 증가하기 위해서 소형화가 되면 전체 질량관성모멘트가 감소하기 때문에 위성의 강성을 높여야한다. 본체에 비해서 강성이 낮은 태양전지판의 경우 진동이 발생하기 때문에 영상획득에 큰 영향을 미친다. 이러한 진동특성을 확인하기 위하여 본 연구에서는 위성을 축소모델로 제작하여 자세기동을 모사하기 위한 실험 치구를 도입하였고, 위성의 강성을 모사하기 위한 모사장치를 제시하였다. 또한 실험방식은 스텝모터를 이용하여 와이어의 감는 길이에 따라 위성의 기동각을 모사하였으며, 기동실험 시 발생되는 위성의 본체 및 태양전지판에 대하여 진동특성을 실험적으로 검증하고자 한다.

• Journal of Platform Technology
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• 제8권3호
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• pp.10-21
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• 2020

부분 방전 현상은 배전반, 트랜스포머, 스위치 기어 등 고압전력기기에서 많이 발생한다. 부분 방전은 절연체의 수명을 단축하고 절연파괴를 가져오게 되고 이로 인해 정전사고 등 대형피해가 발생하게 된다. 부분 방전 현상은 제품 내부에서 발생하는 경우와 표면에서 발생하는 여러 가지 유형을 가지고 있다. 본 논문에서는 부분 방전 현상에 대한 패턴 및 발생할 확률을 예측할 수 있는 예측 모델을 설계하는 것이다. 설계된 모델을 분석하기 위하여 부분 방전 현상을 발생시키는 시뮬레이터를 활용하여 각각의 부분 방전 유형에 대한 학습 데이터를 UHF 센서를 통하여 수집하였다. 본 논문에서 설계된 예측 모델은 딥 러닝 중 CNN을 기반으로 설계를 하였으며 학습을 통하여 모델을 검증하였다. 설계된 모델에 대한 학습을 위하여 5,000개의 훈련데이터를 만들었으며 훈련데이터의 형태는 UHF센서에서 입력되는 3차원의 원시데이터를 2차원 데이터로 전 처리하여 모델에 대한 입력데이터로 사용하였다. 실험결과, 학습을 통하여 설계된 모델에 대한 정확도는 0.9972의 정확도를 갖는 것을 알 수 있었으며 데이터를 2차원 이미지로 만들어 학습한 경우 보다 그레이 스케일 이미지 형태로 만들어 학습한 경우가 제안된 모델에 대해 정확도가 높음을 알 수 있었다.

• 문화기술의 융합
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• 제8권5호
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• pp.569-575
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• 2022

크레인 훈련 프로그램은 실제 항만과 동일한 환경의 훈련 시스템을 구축하고 이를 활용하는 것이 가장 바람직하지만 시공간의 제약과 비용 등의 문제를 가지고 있다. 이런 제약점을 극복하고자 AR/VR을 기반으로 한 차세대 훈련 프로그램이 많은 주목을 받고 있다. 본 논문에서는 가상현실을 기반으로 하는 항만 크레인 훈련 시스템의 프로토타입을 설계하고 구현하였다. 본 논문에서 구현한 시스템은 아두이노를 기반으로 한 IoT 조작 단말기와 유니티 응용프로그램을 탑재한 HMD 2가지 요소로 구성된다. IoT 조작 단말기는 2개의 컨트롤러와 2개의 토클 스위치 및 8개의버튼 스위치로 이루어져 사용자의 조작에 따라 발생하는 데이터를 처리한다. HMD는 Oculus Quest2를 사용하며IoT 단말기와 무선통신으로 연결되어 사용자의 편의성을 제공한다. 본 논문에서 구현한 훈련 시스템은 가상현실을 통해 훈련자에게 시간과 장소에 구애받지 않는 훈련 환경을 제공하고 시간과 비용을 절감할 수 있을 것으로 기대된다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}

• 대한전자공학회논문지TC
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• 제46권1호
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• pp.48-59
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• 2009

차세대 이동 통신 시스템은 다양한 액세스 망에 연결되어, 이동 가입자에게 끊김 없는 다양한 대용량 멀티미디어 서비스를 제공하고자 하고 있다. 이러한 통신 시스템 중에 하나인 WiNGS 시스템은 기존의 네트워크 능력 보다 뛰어난 새로운 RAT(Radio Access Technology) 기술과 이들 간을 융합할 수 있는 IP 연결성을 가지는 망구조를 제공한다. 본 논문은 WiNGS 시스템에서 핸드 오버 시 패킷 재 정렬 문제 해결을 위해 이동 노드와 WAGW 구간 사이에 새로운 링크 계층 SR-ARQ 메커니즘을 제안한다. 또한 SR-ARQ 메커니즘 사용 시 핸드오버 시간 동안 불필요한 패킷 재전송 방지를 위해 SR-ARQ 송신노드에는 적응형 타이머를 사용한 SR-ARQ 메커니즘을, 수신 노드에서는 핸드오버 시 일시적으로 프레임의 순서가 뒤집어짐에 대해서 해당 NAK 응답을 지연하는 지연 NAK 기법을 제안한다. 그리고 제안한 기법의 성능 분석을 위해 ns-2 시뮬레이터를 이용하여, 링크 계층에 SR-ARQ를 구현하여 시뮬레이션을 수행하였으며, 시뮬레이션 결과 제안한 적응형 타이머와 지연 NAK을 사용한 SR-ARQ가 핸드오버 수행 중 불필요한 재전송을 방지하여 핸드오버 성능을 향상시킴을 보였다.

• 인터넷정보학회논문지
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• 제16권4호
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• pp.61-70
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• 2015

본 논문에서는 디지털 논리회로의 개념학습을 위한 교육용 자바 애플릿을 설계방법을 제안하고 그에 대한 교육적인 유효성을 입증하기 위하여 학생 만족도 조사를 실시하였다. 제안된 교육용 자바 애플릿을 통하여 학습자들은 디지털 논리회로 실험과 관련된 개념과 원리, 가상실험장비, 그리고 가상 브레드 보드의 동작방법을 학습할 수 있다. 제안된 교육용 자바애플릿은 5개의 주요한 요소 즉, 디지털 논리회로의 동작에 대한 개념과 원리를 설명하는 원리학습실, 학습자들에게 웹기반 시뮬레이터를 제공하는 시뮬레이션 학습실, 오프라인 실험교육의 강의계획서에 대한 상호작용성이 있는 자바 애플릿을 제공하는 가상실험 학습실, 평가와 관리시스템으로 구성되어 있다. 모든 학습실은 학습효율의 극대화를 위하여 서로 유기적으로 결합되어 있다. 마지막으로 높은 학습에 대한 기준, 전체 실험시간의 단축, 실험장비의 손상율의 감소와 같은 긍정적인 결과를 얻었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 추계학술대회 논문집
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• pp.55-55
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• 2009

Silicon Carbide (SiC) is a material with a wide bandgap (3.26eV), a high critical electric field (~2.3MV/cm), a and a high bulk electron mobility (${\sim}900cm^2/Vs$). These electronic properties allow high breakdown voltage, high frequency, and high temperature operation compared to Silicon devices. Although various SiC DMOSFET structures have been reported so far for optimizing performances. the effect of channel dimension on the switching performance of SiC DMOSFETs has not been extensively examined. In this paper, we report the effect of the interface states ($Q_s$) on the transient characteristics of SiC DMOSFETs. The key design parameters for SiC DMOSFETs have been optimized and a physics-based two-dimensional (2-D) mixed device and circuit simulator by Silvaco Inc. has been used to understand the relationship with the switching characteristics. To investigate transient characteristic of the device, mixed-mode simulation has been performed, where the solution of the basic transport equations for the 2-D device structures is directly embedded into the solution procedure for the circuit equations. The result is a low-loss transient characteristic at low $Q_s$. Based on the simulation results, the DMOSFETs exhibit the turn-on time of 10ns at short channel and 9ns at without the interface charges. By reducing $SiO_2/SiC$ interface charge, power losses and switching time also decreases, primarily due to the lowered channel mobilities. As high density interface states can result in increased carrier trapping, or recombination centers or scattering sites. Therefore, the quality of $SiO_2/SiC$ interfaces is important for both static and transient properties of SiC MOSFET devices.

• 한국항공우주학회지
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• 제46권4호
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• pp.290-296
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• 2018

본 연구에서는 초고속 비행체 고공환경 모사시험 설비의 운용범위를 확인하기 위하여 시험모델의 형상변수에 따라 상온시험 및 수치해석을 수행하였다. 시험 모델의 형상변수로는 폐색율, 각도 및 길이 비를 고려하였다. 폐색율은 경사충격파와 팽창 팬의 영향으로 40% 이상의 영역에서 운용이 제한될 것으로 판단된다. 각도의 변수는 강한 충격파의 영향으로 45도 이하의 크기에서 모델을 선정해야함을 확인하였다. 길이의 변수는 모델직경대비 8배의 길이 변화에도 성능의 차이가 없었다. 최종적으로 원뿔형 시험 모델의 형상 변수에 따른 성능 데이터베이스를 확보하였으며, 준 자유흐름식 고공환경 모사설비의 운용 가능한 범위를 확인할 수 있었다.

• 한국전자파학회논문지
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• 제19권4호
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• pp.477-483
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• 2008

본 논문에서는 미엔더 라인 피파 구조와 기생 패치를 이용하여 휴대 단말기용 다중 대역 칩 안테나를 제안하였다. 제안된 안테나는 FR-4 기판을 사용하였으며, 상층은 GSM900 대역을 구현하기 위해 미엔더 라인 PIFA 구조로 구성하였고, 최대한 공간 효율을 높이기 위해 비아홀로 각 패드에 미엔더 라인을 연결하였다. 중간층은 DCS, PCS 대역을 구현하기 위해 급전선과 간격을 주어 설계했으며, 하층은 그라운드 접지면에 기생 패치를 추가하여 중간층의 방사체와 커플링 결합으로 주파수와 임피던스 특성을 조절할 수 있음을 보였다. 안테나 크기는 $28{\times}6{\times}4\;mm^3$, 그라운드 조건은 $45{\times}90\;mm$로 제작하였으며, 설계를 위한 모의 실험은 CST 시뮬레이터로 해석하였다. 측정된 대역폭(VSWR<3)은 GSM900 대역에서 90($875{\sim}965$) MHz, DCS, PCS 대역에서는 380($1,670{\sim}2,050$) MHz을 얻었다. 각 공진 주파수의 최대 이득은 0.25 dBi, 3.65 dBi, 3.3 dBi이며, 무지향성 방사 패턴 특성을 보였다.