• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.125-125
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• 2011

Silicon-oxide-silicon nitride-oxide silicon (SONOS) 구조를 가진 플래쉬 메모리 소자는 기존의 floating gate (FG)를 이용한 플래쉬 메모리 소자에 비해 구동 전압이 낮고, 공정 과정이 간단할 뿐만 아니라 비례 축소가 용이하다는 장점 때문에 차세대 플래쉬 메모리 소자로 많은 연구가 진행되고 있다. SONOS 구조를 가진 플래쉬 메모리에서 소자의 셀 사이즈가 감소함에 따라 발생하는 인접한 셀 간의 간섭 현상에 대한 연구가 소자의 성능 향상에 필요하다. 본 연구에서는 SONOS 구조를 가진 플래쉬 메모리에서 소자의 셀 사이즈가 작아짐에 따라 발생하는 인접한 셀 간의 간섭 현상에 대해 recess field 의 깊이에 따른 변화를 조사하였다. 게이트의 길이가 30nm 이하인 SONOS 구조를 가진 플래쉬 메모리 소자의 구조에서 recess field의 깊이의 변화에 따른 소자의 전기적 특성을 삼차원 시뮬레이션 툴인 sentaurus를 사용하여 계산하였다. 커플링 효과를 확인하기 위해 선택한 셀의 문턱전압이 주변 셀들의 프로그램 상태에 미치는 영향을 관찰하였다. 본 연구에서는 SONOS 구조를 가진 플래쉬 메모리에서 셀 사이에 recess field 를 삽입함으로 인접 셀 간 발생하는 간섭현상의 크기를 줄일 수 있음을 시뮬레이션 결과를 통하여 확인하였다. 시뮬레이션 결과는 recess field 깊이가 증가함에 따라 인접 셀 간 발생하는 간섭현상의 크기가 감소한 반면에 subthreshold leakage current가 같이 증가함을 보여주었다. SONOS 구조를 가진 플래쉬 메모리 소자의 성능향상을 위하여 recess field의 깊이를 최적화 할 필요가 있다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.253-253
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• 2010

Silicon-oxide-nitride-oxide-silicon (SONOS) 구조를 가지는 플래쉬 메모리 소자는 기존의 플래쉬 메모리 소자에 비해 쓰고 지우는 속도가 빠르고, 데이터의 저장 기간이 길며, 쓰고 지우는 동작에 의한 전계 스트레스에 잘 견뎌내는 장점을 가지고 있다. 그러나 SONOS 형태의 플래쉬 메모리 소자에 대한 전기적 특성에 대한 연구는 많이 진행되었으나, SONOS 형태의 플래쉬 메모리에서 소자의 셀 사이즈가 감소함에 따라 발생하는 인접한 셀 간의 간섭 현상에 대한 연구는 상당히 미흡하다. 본 연구에서는 SONOS 형태의 플래쉬 메모리에서 소자의 셀 사이즈가 작아짐에 따라 발생하는 인접한 셀 간의 간섭 현상에 대해 조사하였다. SONOS 형태의 플래쉬 메모리소자의 터널링 산화막, 질화막과 블로킹 산화막의 두께를 결정하였고, 각 셀의 크기가 감소함에 따라 발생하는 소자의 전기적 특성을 3차원 시뮬레이션 툴인 Sentaurus를 사용하여 계산하였다. 병렬 캐패시턴스에 의해 셀들 사이에 발생하는 커플링 효과를 확인하기 위해 선택한 셀의 문턱 전압이 주변 셀들의 프로그램 상태에 의해 받게되는 영향을 관찰하였다. 본 연구에서는 셀 사이에 간섭 방지층을 삽입함으로 인접 셀 간 발생하는 간섭현상의 크기를 크게 줄일 수 있음을 시뮬레이션 결과를 통하여 확인하였다. 이때 간섭 방지층의 깊이에 따라 감소하는 문턱전압의 변화량을 계산하였고, 방지층을 충분히 깊게 제작함으로 셀 간 간섭 현상을 막을 수 있음을 확인 하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.216-216
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• 2010

Floating gate를 이용한 플래시 메모리와 달리 질화막을 트랩 저장층으로 이용한 silicon-oxide-silicon nitride-oxide silicon (SONOS) 구조의 플래시 메모리 소자는 동작 전압이 낮고, 공정과정이 간단하며 비례 축소가 용이하여 고집적화하는데 유리하다. 그러나 SONOS 구조의 플래시 메모리소자는 비례 축소함에 따라 단 채널 효과와 펀치스루 현상이 커지는 문제점이 있다. 비례축소 할 때 발생하는 문제점을 해결하기 위해 플래시 메모리 소자를 FinFET과 같이 구조를 변화하는 연구는 활발히 진행되고 있으나, 플래시 메모리 소자를 제작하는 기판의 변화에 따른 메모리 소자의 전기적 특성 변화에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 silicon-on insulator (SOI) 기판의 유무에 따른 멀티비트를 구현하기 위한 듀얼 게이트 가진 SONOS 구조를 가진 플래시 메모리 소자의 subthreshold 전압 영역에서의 전기적 특성 변화를 조사 하였다. 게이트 사이의 간격이 감소함에 따라 SOI 기판이 있을 때와 없을 때의 전류-전압 특성을 TCAD Simulation을 사용하여 계산하였다. 전류-전압 특성곡선에서 subthreshold swing을 계산하여 비교하므로 SONOS 구조의 플래시 메모리 소자에서 SOI 기판을 사용한 메모리 소자가 SOI 기판을 사용하지 않은 메모리 소자보다 단채널효과와 subthreshold swing이 감소하였다. 비례 축소에 따라 SOI 기판을 사용한 메모리 소자에서 단채널 효과와 subthreshold swing이 감소하는 비율이 증가하였다.

• 마이크로전자및패키징학회지
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• 제24권3호
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• pp.7-11
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• 2017

본 논문은 3차원 낸드 플래쉬 기억 소자에 적용을 위해 소노스(SONOS) 형태로 기억 저장 절연막을 채용하고 채널로 폴리실리콘을 사용한 박막형 트랜지스터에 대해 연구하였다. 셀의 source/drain에는 불순물을 주입 하지 않았고, 셀 양 끝단에는 선택 트랜지스터를 배치하였다. 셀의 채널과 선택 트랜지스터의 source/drain 불순물 농도 변화에 대한 평가를 진행하여 공정 최적화를 하였다. 선택 트랜지스터의 농도 증가 시 채널 전류의 상승 및 삭제특성이 개선됨을 확인 하였는데 이는 GIDL에 의한 홀 생성이 증가하였기 때문이다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로그램 윈도우는 대략 2.5V를 얻었다. 터널 산화막 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선됨을 확인하였다.