• 전기전자학회논문지
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• 제27권3호
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• pp.220-224
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• 2023

로우 해머는 특정 행(row)에 연속적으로 액세스할 때 인접한 행에서 비트 플립이 발생하는 현상으로 데이터 손상과 보안 문제, 컴퓨팅 성능 저하를 야기한다. 본 논문은 2ynm DRAM에서 TCAD 시뮬레이션을 통해 로우 해머의 원인과 대응 방법을 분석한다. 실험에서는 트랩의 파라미터와 소자의 구조를 변화시키면서 로우 해머 현상을 재현하고, 트랩 밀도, 온도. 액티브 위스 등과의 관계를 분석한다. 실험 결과, 트랩 파라미터와 소자 구조의 변화는 ΔV_cap/pulse에 직접적인 영향을 미치는 것을 확인하였다. 이를 통해 로우 해머에 대한 근본적인 이해와 대응 방안 모색이 가능하고 DRAM의 안정성과 보안을 향상시키는데 기여할 수 있다.