• 한국통신학회논문지
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• 제35권12B호
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• pp.1175-1182
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• 2010

본 논문에서는 항공기와 지상국 사이의 방위정보와 거리를 측정하는 전술항공운행 장비인 TACAN(tactical air navigation)을 위한 디지털 회로를 FPGA로 구현하였다. TACAN의 신호처리를 위한 모든 기능을 하나의 FPGA에 집적하여 구현하였다. 제안한 하드웨어는 입력 인터페이스, 레지스터 파일, 디코더, 신호 발생기, 그리고 주 제어기로 구성된다. 구현한 하드웨어는 TACAN이 요구하는 방위정보를 위한 펄스쌍 그룹을 생성하는 기능과 거리를 측정하기 위한 항공기 응답 기능을 모두 포함하고 있고, 그 밖에 지상국의 ID를 제공하는 기능 등을 모두 포함하였다. 제안한 하드웨어는 ALTERA의 FPGA를 이용하여 구현하였고, 7,071개의 logic element를 사용한다.

• 한국정보통신학회논문지
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• 제11권4호
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• pp.745-753
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• 2007

웹 서비스는 분산 컴퓨팅의 차세대 주자로 인터넷 상에서 표준 기술을 통해서 이용될 수 있는 모든 비즈니스 처리를 의미하는 분산 솔루션이다. 웹 서비스는 웹 인터페이스를 통해서 기능을 수행한다. 본 논문에서는 이러한 웹 서비스 절차를 단축시켰다. WSDL을 저장하기 위한 데이터 베이스로 WSDL Repository를 이용하였다. 서비스 제공자가 서비스를 등록할 때 서비스에 대한 정보를 UDDI Registry에 저장하게 하고, 이 때 WSDL을 같이 전송하도록 구현했다. WSDL Repository는 WSDL 뿐만 아니라 웹 서비스에 대한 서비스 정보를 갖고 있는 UDDI도 저장한다. UDDI Registry에 저장된 서비스에 대한 정보와 WSDL의 연결은 UDDI에서 데이터 필드로 구성했다.

• 정보교육학회논문지
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• 제7권1호
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• pp.37-47
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• 2003

본 논문에서는 한글과컴퓨터사에서 지원하는 HWPML(Hangul Word Processor Markup Language) 파일 포맷 형식을 이용하여 워드프로세서 실기 채점 시스템을 설계하고 구현하였다. HWPML은 한글 파일 형식을 마크업된 태그 구조로 나타낸 것으로 이를 이용하면 다른 응용 프로그램에서도 한글 파일을 편집할 수 있게 된다. 문제 출제는 관리자 또는 사용자 인증 과정을 거친 사용자면 누구나 출제 가능하도록 하였다. 정답 파일등록은 관리자만 등록할 수 있게 설계하여 채점 결과의 정확성을 유지하도록 하였다. 시스템을 이용하여 채점된 결과는 데이터베이스에 저장되고 문제별 합격 횟수와 불합격 횟수를 구하고 산술적인 합격률을 보여준다. 사용자의 채점 결과는 실시간으로 확인 가능하고 해당 문제의 사용자별 응시 횟수, 점수, 채점 결과를 검색할 수 있도록 데이터베이스에 저장하였다. 채점 결과를 바탕으로 관리자 조언을 추가하여 학습자들의 부족한 부분을 보충 학습할 수 있도록 하였다.

• 대한전자공학회논문지SD
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• 제42권6호
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• pp.67-74
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• 2005

암호화 시스템은 다양한 표준으로 인해 하드웨어 구성에 많은 어려움이 있다. 본 논문에서는 다양한 암호화 규격을 수용할 수 있는 재구성 가능한 타원 곡선 암호화 프로세서 구조를 제안한다. 제안된 프로세서 구조는 32bit 크기의 입출력 포트와 내부 버스를 가지며 유한체 연산 장치(AU), 입력/출력 장치(IOU), 레지스터 파일 그리고 프로그램이 가능한 제어 장치(CU)로 이루어져 있다. 제어 장치의 ROM에 저장되어 있는 마이크로 코드에 의하여 프로세서에서 사용할 키의 길이와 원시 다항식이 결정된다 마이크로 코드는 사용자가 프로세서 내부 ROM에 프로그래밍을 통해 저장할 수 있다. 프로세서 내부의 각 장치는 32 bit 크기의 버스로 연결되어 있어 타원 곡선 암호 규격에 무관하게 동작이 가능하므로 32bit 규격의 입출력 포트만 가지고 있으면 새로운 장치로 교체가 가능한 모듈 구조를 갖고 있다. 따라서 소프트웨어적으로 새로운 마이크로 코드를 프로그래밍하고 하드웨어적으로는 필요한 연산 장치의 교체를 통하여 다양한 타원 곡선 암호 체계에 응용될 수 있다. 본 논문에서는 제안된 프로세서 구조를 이용하여 타원곡선 암호화 프로세서를 구현하였으며 그 결과를 기존의 암호화 프로세서와 비교하였다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.79-90
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• 2000

본 논문에서는 고성능 수퍼스칼라 마이크로프로세서에 적합하고, IEEE 754 표준을 준수하는 고성능 부동 소수점 유닛의 구조를 설계한다. 부동 소수점 AU에서는 비정규화 수 처리를 모두 하드웨어적으로 지원하면서 추가적인 지연 시간이 생기지 않도록 점진적 언더플로우 예측 기법을 제안 구현한다. 부동 소수점 제산/제곱근기는 기존의 고정적인 길이의 몫을 구하는 방식과 달리 매 사이클마다 가변적인 길이의 몫을 구하는 구조를 채택하여 성능과 설계 복잡도 면에서 SRT 알고리즘에 의한 구현 보다 우수하도록 설계한다. 또한, 수퍼스칼라 마이크로프로세서에 이식이 용이하도록 익셉션 예측 기법을 세분화하여 적용하며, 제산 연산에서의 익셉션 예측에 필요한 스톨사이클을 제거하도록 한다. 설계된 부동 소수점 AU와 제산/제곱근기는 부동 소수점 유닛의 구성요소인 명령어 디코더, 레지스터 파일, 메모리 모델, 승산기 등과 통합되어 기능과 성능을 검증하였다.