• 제목/요약/키워드: Poly-encoder

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1.8V 8-bit 500MSPS Cascaded-Folding Cascaded-Interpolation CMOS A/D 변환기의 설계 (Design of an 1.8V 8-bit 500MSPS Cascaded-Folding Cascaded-Interpolation CMOS A/D Converter)

  • 정승휘;박재규;황상훈;송민규
    • 대한전자공학회논문지SD
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    • 제43권5호
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    • pp.1-10
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    • 2006
  • 본 논문에서는, 1.8V 8-bit 500MSPS CMOS A/D 변환기를 제안한다. 8-bit 해상도, 고속의 샘플링과 입력 주파수, 그리고 저 전력을 구현하기 위하여 Cascaded-Folding Cascaded-Interpolation type으로 설계되었다. 또한 본 연구에서는 고속 동작의 문제점들을 해결하기 위하여 새로운 구조의 Digital Encoder, Reference Fluctuation을 보정하기 위한 회로, 비교기 자체의 Offset과 Feedthrough에 의한 오차를 최소화하기 위한 Averaging Resistor, SNR을 향상시키기 위한 Distributed Track & Hold를 설계하여 최종적으로 500MSPS의 A/D 변환기 출력 결과를 얻을 수가 있다. 본 연구에서는 1.8V의 공급전압을 가지는 $0.18{\mu}m$ 1-poly 5-metal N-well CMOS 공정을 사용하였고, 소비전력은 146mW로 Full Flash 변환기에 비해 낮음을 확인할 수 있었다. 실제 제작된 칩은 측정결과 500MSPS에서 SNDR은 약 43.72dB로 측정되었고, Static상태에서 INL과 DNL은 각각 ${\pm}1LSB$ 로 나타났다. 유효 칩 면적은 $1050um{\times}820um$의 면적을 갖는다.

신발의 굽힘강성 측정 장비의 개발 (Development of Measurement Device for Bending Stiffness of Footwear)

  • 이종년
    • 한국산학기술학회논문지
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    • 제12권3호
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    • pp.1078-1084
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    • 2011
  • 스포츠화의 설계에서 신발 앞축 부분의 굽힘강성은 매우 중요한 설계인자이지만, 측정하기가 어렵다. 본 논문은 이러한 굽힘강성을 측정하는 장비를 소개한다. 장비는 알루미늄 프레임 구조와 AC 모터, 2개의 로드셀, 엔코더와 제어용 하드웨어로 구성되어있으며, 신발의 굽힘 모멘트를 측정하는 메카니즘을 소개하였다. 유용성을 입증하기 위하여, 신발의 소재와 디자인이 굽힘강성에 미치는 영향을 관찰하는데 사용되어 졌다. 실험을 위하여 신발 중창소재의 경도와 두께를 달리하여 완성신발 시편을 제작하였다. 이들 시편으로 굽힘실험을 수행하고, 최소자승법을 사용하여 굽힘강성을 구하였다. 실험결과 PU 중창으로 만든 신발이 PH 중창으로 만든 신발보다 굽힘강성이 높았으며, 중창의 두께가 중창의 경도보다 굽힘강성에 미치는 영향이 크다는 것을 알아낼 수 있었다. 따라서, 이러한 실험결과를 바탕으로, 본 측정장비는 유용한 실험결과를 도출할 수 있었으며, 이 장비를 통하여 측정된 신발의 굽힘강성은 신발 설계의 유용한 설계인자로 활용될 수 있다고 사료된다.

부분곱 압축단을 줄인 32${\times}$32 비트 곱셈기 (A 32${\times}$32-b Multiplier Using a New Method to Reduce a Compression Level of Partial Products)

  • 홍상민;김병민;정인호;조태원
    • 대한전자공학회논문지SD
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    • 제40권6호
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    • pp.447-458
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    • 2003
  • 고속동작을 하는 곱셈기는 DSP의 기본 블록 설계에 있어서 필수적이다. 전형적으로 신호처리분야에 있어서 반복 알고리듬은 다량의 곱셈연산을 필요로 하고, 이 곱셈연산을 첨가하고 실행하는데 사용된다. 본 논문은 32×32-b RST를 적용한 병렬 구조 곱셈기의 매크로 블록을 제시한다. Tree part의 속도를 향상시키기 위해 변형된 부분곱 발생 방법이 구조레벨에서 고안되었다. 이것은 4 레벨을 압축된 3 레벨로 줄였고, 4-2 압축기를 사용한 월리스 트리 구조에서도 지연시간을 감소시켰다. 또한, tree part가 CSA tree를 생성하기 위한 4개의 모듈러 블록과 결합이 되게 하였다. 그러므로 곱셈기 구조는 부스 셀렉터, 압축기, 새로운 부분곱 발생기(MPPG : Modified Partial Product Generator)로 구성된 같은 모듈에 규칙적으로 레이아웃 될 수 있다. 회로레벨에서 적은 트랜지스터 수와 엔코더로 구성된 새로운 부스 셀렉터가 제안되었다. 부스셀렉터에서의 트랜지스터 수의 감소는 전체 트랜지스터 수에 큰 영향을 끼친다. 설계된 셀렉터에는 9개의 PTL(Pass Transistor Logic)을 사용한다. 이것은 일반적인 트랜지스터 수의 감소와 비교했을 때 50% 줄인 것이다. 단일폴리, 5중금속, 2.5V, 0.25㎛ CMOS공정을 사용하여 설계하고, Hspice와 Epic으로 검증하였다. 지연시간은 4.2㎱, 평균 전력소모는1.81㎽/㎒이다. 이 결과들은 발표된 성능이 우수한 일반적인 곱셈기보다도 성능이 우수하다.