• 한국정보통신학회논문지
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• 제10권2호
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• pp.291-297
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• 2006

본 논문에서는 128-bit 블록암호인 SEED 알고리즘을 하드웨어로 구현하는데 있어서 면적을 줄이고 연산속도를 증가시키는 회로구조에 대하여 논하였고 설계결과를 기술하였다. 연산속도를 증가시키기 위해 Pipelined systolic array 구조를 사용하였으며, 입출력 회로에 어떤 버퍼도 사용하지 않는 간단한 구조이다. 이 회로는 10 MHz 클럭을 사용하여 최대 320 Mbps의 암호화 속도를 달성할 수 있다. 회로설계의 목표를 고속 암호화와 회로구조의 단순화에 두었다.

• 한국멀티미디어학회논문지
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• 제11권6호
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• pp.816-827
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• 2008

In this paper, two-stage pipelined floating-point arithmetic unit (FP-AU) is designed. The FP-AU processor supports seventeen operations to apply 3D graphics processor and has area-efficient and low-latency architecture that makes use of modified dual-path computation scheme, new normalization circuit, and modified compound adder based on flagged prefix adder. The FP-AU has about 4-ns delay time at logic synthesis condition using $0.18{\mu}m$ CMOS standard cell library and consists of about 5,930 gates. Because it has 250 MFLOPS execution rate and supports saturated arithmetic including a number of graphics-oriented operations, it is applicable to mobile 3D graphics accelerator efficiently.

• 전자공학회논문지A
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• 제31A권12호
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• pp.122-134
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• 1994

Design of a heuristic algorithm for high level synthesis of multichip architecture is presented in this paper. Considering the design constraints: individual chip area, I/O pin counts, chip-to-chip interconnection counts, interchip communication delay, and chip latecy, the proposed system automatically generates pipelined multichip architectures from behavioral descriptions. For efficient mulichip synthesis, a new methodology is proposed, which performs partitioning and schedulting of SFG into multichip architectures simultaneously. Experimental results for several benchmark programs show that the systems can be used for designing multichip hardware efficiently.

• 정보처리학회논문지A
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• 제12A권1호
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• pp.7-12
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• 2005

Scattered look-ahead (SLA) 파이프라인 방법은 디지털 IIR 필터의 고속 또는 저전력 응용분야에 효율적으로 사용된 수 있다. 그러나 이 방법을 통하여 파이프라인된 필터의 안정성이 보장될 수 있지만 필터의 극점들이 임계지역에 밀집될 때에는 큰 라운드오프 잡음에 영향을 받게 된다. 파이프라인된 필터에서 밀집된 극점들을 피하기 위해 수정된 Remez exchange 알고리즘과 최소 자승법을 이용하여 극점의 각도와 반지름을 제한한 IIR 필터 설계 방식을 제안하였으며, 그 결과 향상된 주파수 응답과 감소된 계수 민감도를 얻을 수 있었다. 또한 모의실험 결과를 통하여 제안된 방법이 일반적인 방법에 비해 $33{\%}$의 면적감소와 $45{\%}$의 전력을 감소시킴을 확인하였다.

• 정보보호학회논문지
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• 제11권1호
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• pp.13-23
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• 2001

본 논문에서는 우리 나라 128 비트 블록 암호 알고리즘 표준인 SEED를 하드웨어로 구현하였다. 먼저 하드웨어 구 현 측면에서 SEED를 같은 비밀키 블록 암호 알고리즘으로 AES 최종 후보 알고리즘인 MARS, RC6, RIJNDAEL, SERPENT, TWOFISH와 비교 분석하였다. 동일한 조건하에서 분석한 결과, SEED는 MARS, RC6, TWOFISH보다는 암호 화 속도가 빨랐지만, 가장 빠른 RIJNDAEL보다는 약 5배정도 느렸다. 이에 속도 측면에서 우수한 성능을 가질 수 있는 고속 SEED 구조를 제안한다. SEED는 동일한 연산을 16번 반복 수행하므로 1라운드를 Jl 함수 블록, J2 함수 블록, key mixing 블록을 포함한 J3 함수 블록의 3단계로 나누고, 이를 파이프라인 시켜 더 빠른 처리 속도를 가지도록 하였다. G 함수는 구현의 효율성을 위해 4개의 확장된 4바이트 SS5-box 들의 xor로 처리하였다. 이를 Verilog HDL을 사용하여 ALTERA FPGA로 검증하였으며, 0.5um 삼성 스탠다드 셀 라이 브러리를 사용할 경우 파이프라인이 가능한 ECB 모드의 암호화와 ECB, CBC, CFB 모드의 복호화 시에는 384비트의 평문을 암복호화하는데 총 50클럭이 소요되어 97.1MHz의 클럭에서 745.6Mbps의 성능을 나타내었다. 파이프라인이 불 가능한 CBC, OFB, CFB 모드의 암호화와 OFB 모드의 복호화 시에는 동일 환경에서 258.9Mbps의 성능을 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1280-1283
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• 2002

This paper discusses issues in VLSI design and implementation of high performance datapath circuits. Of particular concern will he various types of multiplier and adder, which are fundamental to DSP operations. Performance comparison will be provided in terms of sampling speed, layout area, and in particular, power consumption, with techniques that may be applied to reduce power dissipation also suggested. As an example, a low power, high performance recursive filter achieved through bit-level pipelining technique is illustrated

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.285-288
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• 2001

In this paper a design of cryptographic coprocessor which implements AES Rijndael algorithm is described. To achieve average throughput of 1 round per 5 clocks, subround pipelined scheme is applied. To apply the coprocessor to various applications, three key sizes such as 128, 192, 256 bits are supported. The cryptographic coprocessor is designed using 0.25${\mu}{\textrm}{m}$ CMOS technology and consists of about 36, 000 gates. Its peak performance is about 512 Mbps encryption or decryption rate under 200 Mhz clock frequency and 128-bit key ECB mode(AES-128ECB).

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.987-988
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• 2006

This paper presents a design and MPW implementation of 3D Graphics Floating Point IPs. Designed IPs include adder, subtractor, multiplier, divider, and reciprocal unit. The IPs have pipelined structures. The IPs meet the accuracy required in OpenGL ES. The operation frequency of the IPs is 100MHz. The IPs can be efficiently used in 3D graphics accelerators.

• 대한전자공학회논문지SD
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• 제39권4호
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• pp.104-111
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• 2002

본 논문에서는 multi-view 영상 디코딩 알고리듬을 구현하는 디코더의 구조를 제안하였다. 현재까지 multi-view 영상 처리를 위한 하드웨어 구조에 관한 연구는 이루어지지 않았다. 제안한 multi-view) 영상디코더는 3 단계 파이프라인 방식으로 동작하며, 매 클럭마다 디코드된 영상의 화소 값을 추출한다. Multi-view 영상 디코더는 3 부분으로 구성된다. 노드의 값을 반복적으로 전송하는 Node Selector, 4개의 노드 값으로부터 각 화소의 값을 추출하는 Depth Extractor와 주어진 시점과 화소의 깊이 값으로부터 영상평면에 투영되는 위치를 생성하는 Affine Transformer로 구성되어 있다. 제안된 구조는 MAX+PLUS II 설계 툴로 설계되었고 시뮬레이션을 수행하였으며, 동작 주파수는 30㎒이다. 제안된 구조를 갖는 디코더로 영상을 실시간으로 복원할 수 있다.

• 센서학회지
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• 제6권2호
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• pp.137-144
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• 1997

본 논문에서 설계된 시스템은 ${\pm}2.5\;V$ 또는 +5 V의 환경에서 40 MS/s의 샘플링 속도로 약 70 mW의 정전력을 소비하는 고속 신호 처리용 CMOS 10 비트 파이프라인 A/D 변환기이다. 제안된 A/D 변환기는 각 단 사이의 신호를 빠르게 처리하고, 비교기 옵셋에 대한 넓은 보정 범위를 허용하기 위해 단당 1.5 비트 구조를 사용하였다. 고속 저전력 파이프라인 A/D 변환기의 설계를 인해 특별한 성능을 가진 연산 증폭기를 필요로 함에 따라 기존의 폴디드-캐스코드 구조를 기본으로한 이득 향상 구조의 연산 증폭기를 설계하였다. 특히, 연산 증폭기 자동 설계 도구인 SAPICE의 자체 개발로 최적의 성능을 가진 연산 증폭기를 구현하였다. 그리고 신호 비교 시에 소비되는 전력을 감소시키기 위해 정전력을 거의 소비하지 않는 비교기를 채용하였다. 제안된 A/D 변환기는 $1.0{\mu}m$ n-well CMOS 공정을 이용하였으며 ${\pm}0.6$ LSB의 DNL, +1/-0.75 LSB의 INL, 그리고 9.97 MHz의 입력 신호에 대해 56.3 dB의 SNDR의 특성을 보였다.