• 대한전기학회논문지:전력기술부문A
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• 제48권12호
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• pp.1575-1579
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• 1999

Embedded processors often accommodate two instruction sets, a standard instruction set and a compressed instruction set. With the compressed instruction set, code size can be reduced while instruction count (and consequently execution time) can be increased. To achieve code size reduction without significant increase of execution time, this paper proposes a new compressed instruction set architecture, called TOE (Two Operations Execution). The proposed instruction set format includes the parallel bit that indicates an instruction can be executed simultaneously with the next instruction. To add the parallel bit, TOE instruction format reduces the destination register field. The reduction of the register field limits the number of registers that are accessible by an instruction. To overcome the limited accessibility of registers, TOE adapts non-homogeneous register partition in which registers are divided into multiple subsets, each of which are accessed by different groups of instructions. With non-homogeneous registers, each instruction can access only a limited number of registers, but an entire program can access all available registers. With efficient non-homogeneous register allocator, all registers can be used in a balanced manner. As a result, the increase of code size due to register spills is negligible. Experimental results show that more than 30% of TOE instructions can be executed in parallel without significant increase of code size when compared to existing Thumb instruction set.

• 제어로봇시스템학회논문지
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• 제6권6호
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• pp.492-499
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• 2000

In this paper, realization techniques of the parallel processing and the parallel network system for image processing are described. The parallel image processing system is constructed by the characterization of image processing and processor. Several problems are solved to achieve effective parallel processing and processor networking with the particular properties of image processing, which are reduction of communication quantity, equalization of load and delay depreciation on communication. A parallel image input device is developed for the flexible networking of parallel image processing. An abnormal region detection algorithm which is the basic function in machine vision is applied to evaluate the constructed parallel image processing system. The performance and effectiveness of the system are confirmed by experiments.

• 전자공학회논문지B
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• 제30B권1호
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• pp.10-17
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• 1993

This paper analyzes succinct graph descriptions and its complexity of connectivity problems on context free graph languages under various restrictions. It defines SNLC(Simple Context Free Node Label Controlled) grammar and presents reduction method that solves graph problems without expanding the hierarchical description. It exemplifies the method by giving efficient solutions to connectivity problems on graphs and presents parallel algorithm for reduction and analyzes the complexity. Its results will help application of desing for NETWORK. CAD. VLSI and other engineering problems.

• 한국통신학회논문지
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• 제25권10A호
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• pp.1548-1553
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• 2000

In this paper, an effective peak power reduction scheme for a downlink OFDM-CDMA system is proposed. Using the partial parallel transform(PPT) structure, peak-to-average power ratio(PAPR) can be reduced. The patterns of inputs of Inverse Fast Fourier Transform(IFFT) are more randomized in this structure by allotting the subcarriers to each users. At the cost of complexity we can obtain reduced PAPR and multiple access interference(MA) Computer simulations are carried out from the viewpoint of PAPR and demonstrated the improved PAPR performance.

• 인터넷정보학회논문지
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• 제12권3호
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• pp.131-137
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• 2011

GPGPU는 원래 그래픽 계산을 위한 프로세서인 GPU를 일반 계산에 활용하여 저전력으로 고성능의 효율을 보이는 신개념의 계산 장치이다. 본 논문에서는 GPGPU에서 계산을 하기 위한 병렬 LU 분해법의 알고리즘을 제안하였다. Nvidia GPGPU에서 프로그램을 실행하기 위한 CUDA 계산 환경에서는 계산하고자 하는 데이터 도메인을 블록으로 나누고 각 블록을 쓰레드들이 동시에 계산을 하는데, 이 때 블록들의 계산 순서는 무작위로 진행이 되기 때문에 블록간의 데이터 의존성을 가지는 LU 분해 프로그램에서는 결과가 정확하지 않게 된다. 본 논문에서는 병렬 LU 분해법에서 블록간의 계산 순서를 인위적으로 정하는 구현 방식을 제안하며 아울러 LU 분해법의 부분 피벗팅을 계산하기 위한 병렬 reduction 알고리즘도 제안한다. 또한 구현된 병렬프로그램의 성능 분석을 통하여 GPGPU의 멀티 쓰레드 기반으로 고성능으로 계산할 수 있는 병렬프로그램의 효율성을 보인다.

• 디지털산업정보학회논문지
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• 제7권3호
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• pp.55-61
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• 2011

This paper presents an implementation of Lattice Reduction (LR)-aided detector for Multiple-Input Multiple-Output (MIMO) system using Graphics Processing Unit (GPU). GPU is a parallel processor which has a number of Arithmetic Logic Units (ALUs), thus, it can minimize the operation time of LR algorithm through the parallelization using multiple threads in the GPU. Through the implemented LR-aided detector, we verify that the LR-aided detector operates a lot faster than Maximum Likelihood (ML) detector. The implemented LR-aided detector has been applied to WiMAX system to show the feasibility of its real-time processing. In addition, we demonstrate that the processing time can be reduced at the cost of 3dB SNR loss by limiting the repeating loop in Lenstra-Lenstra-Lovasz (LLL) algorithm which is frequently used in LR-aided detector.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제3권9호
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• pp.273-278
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• 2014

최근 전력의 수요공급 불균형으로 전력사용 피크시간대의 전력사용 강제 제한이 불가피하다. 따라서, 본 논문에서는, 피크전력이 발생하지 않는 시간대의 전기를 저장하고 전력부족이 예상되는 피크전력 시간대에는 저장전력을 공급하는 병렬운전 기기의 회로를 설계하는데 있다. 이 회로설계를 통하여, PRS의 핵심기능인 상용전원과 인버터 발생전원의 병렬연결 운용으로, 상용전원의 피크치 전력을 조절할 수 있었다. 또한 효율을 높이기 위하여 Transless Power Circuit DC-AC 인버터를 개발하였다. 더 나아가, 가변임피던스 제어를 적용하여 무정전 전원장치의 저장전력을 상용전원과 연계함으로써, 기존의 무정전 전원장치에서 구현을 못하고 있는 저장전력 사용시간을 획기적으로 늘릴 수 있는 기술구현 가능성을 입증하였다.

• 한국정보통신학회논문지
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• 제8권4호
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• pp.815-820
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• 2004

본 논문에서는 고압 대전력 3상 유도전동기의 고정자 권선을 이용한 전압원 인버터의 병렬운전 방식을 제안한다. 현재 사용되고 있는 대부분의 4극 이상 대전력 유도전동기는 각 상의 권선이 외부에서 접근이 가능하도록 외부단자가 설치되어 있으며, 이들 외부 단자를 이용하여 복수대의 전압원 인버터를 병렬운전 하여 대전력 유도전동기를 구동할 수 있다. 이와 같이 고압 대전력 유도전동기를 복수 개의 전압원 인버터를 병렬 운전하여 구동할 경우, 특정 인버터의 고장발생 시 비록 구동 토오크는 감소될지라도, 나머지 인버터로 시스템을 계속 구동할 수 있어 시스템의 고장대처능력을 향상시킬 수 있다. 또한 병렬 운전되고 있는 각 인버터의 스위칭 동작에 대해 서로 위상차를 갖게 함으로서, 등가 스위칭 주파수를 증가시켜 출력 토오크 리플 감소와 입력 전류 리플 감소, DC Link 커패시터의 크기 감소와 같은 좋은 특성을 얻을 수 있다. 또한 각 인버터로의 전력의 분산에 의해 시스템에서 발생하는 EMI영향을 감소시킬 수 있다. 본 논문에서는 제안한 방식을 컴퓨터 시뮬레이션을 통해 특성을 증명하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.951-954
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• 2000

In this paper, we present a multi-code parallel combinatory CDMA system using bi-orthogonal modulation to reduce envelope variation and improve bit error. .rate (BER) performance. In general, the dynamic range of the amplitude of the transmit signal is very large in the case of conventional multi-code CDMA systems, resulting in severe nonlinear distortion due to high power amplifier and thus significant BER performance degradation. The proposed system exhibits reduction of peak-to-average power ratio (PAPR) of the transmit signal amplitudes and significant performance improvement. We verify the performance of the proposed system by computer simulations under AWGN channel and flat fading channel.

• 산업경영시스템학회지
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• 제12권20호
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• pp.47-53
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• 1989

This paper presents an algorithm CAPFACT to evaluate the reliability of a capacitated two terminal network such as a communication network, a power distribution network, and a pipeline network. The network is good(working) if and only if it is possible to transmit successfully the required system capacity from one specified terminal to the other. This paper defines new Capacitated series-parallel reduction to be applied to a series-parallel structure of the network. New Capacitated factoring method is applied to a non-series-parallel structure. The method is based on the factoring theorem given by Agrawal and Barlow. According to the existing studies on the reliability evaluation of the network that the capacity is not considered, the factoring method using reduction is efficient. The CAPFACT is more efficient than Aggarwal algorithm which enumerated and combined the paths. The efficiency is proved by the result of testing the number of operations and cpu time on FORTRAN compiler of VAX-11/780 at Hanyang University.