• 정보처리학회논문지A
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• 제14A권2호
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• pp.117-124
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• 2007

최근 IT서비스 분야에서는 서비스들간의 자유로운 융.통합이 이슈로 부각되고 있으며 이를 위해 많은 소프트웨어 개발 벤더들은 SOA(Service-Oriented Architecture)기반의 통합 서비스 플랫폼을 제시하고 있다. 그러나 이러한 서비스 플랫폼들은 주로 엔터프라이즈 어플리케이션을 대상으로 하며 대규모의 복잡한 시스템에만 적재되어 운용되고 있다. 즉, 서비스 융.통합의 관점은 상위 수준의 서비스 어플리케이션에 초점을 맞추고 있으며 하위 수준의 임베디드 소프트웨어 분야는 고려되지 않고 있는 실정이다. 기존 서비스들과 최근 도입되고 있는 임베디드 소프트웨어 기술 기반의 서비스들과의 융.통합을 위해서는 장치에 대한 서비스화를 지원하는 기술이 필요하다. 본 논문에서는 임베디드 장치의 서비스화를 지원하는 SOA기반의 확장 가능한 구조를 가진 동적 서비스 연결 프레임워크를 제시한다. 또한 임베디드 보드 기반의 로봇 장치에 구현한 프레임워크를 적재하여 외부의 이기종 서비스나 장치들과의 다양한 상호작용을 데모 시나리오를 통하여 보여준다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.411-416
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• 1999

소프트웨어로 실시간 구현이 어려운 MPEG-1, MPEG-2 인코딩을 LAN이나 전용선에서 클러스터 컴퓨터나 병렬 처리로 구현한 연구가 있어 왔다. 네트워크의 대역폭이 증가하고 라우터가 고속화됨에 따라 본 논문에서는 MPEG-2인코딩을 WAN으로 확장하는 기법을 제안하고 실험을 통하여 속도 개선 효과를 입증하였다.

• 전자공학회논문지A
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• 제30A권1호
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• pp.8-15
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• 1993

A concrete disign of memory circuit is presented aiming at the application of sliding diagonal test patterns. A modification of sliding diagonal test pattern includes the complexity reduction from O(n$^{32}$) to O(n) using parallel test memory concept. The control circuit design was based on delay-element, and verified via logic and circuit simulation. Area overhead was evaluated based on physical layout using a 0.7 micron design rule resulting in about 1% area increase for a typical 16Mbit DRAM.

• 한국신뢰성학회지:신뢰성응용연구
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• 제1권1호
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• pp.9-15
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• 2001

This paper modelled the fail-safe control logic through the frequency coding input and designed the 3-out of-6 self checker using the error detect coding method of information redundancy. In addition, this paper also peformed the reliability parallel numeric analysis regarding single module between fail-safe. control logic module and TMR(Triple Modular Redundancy), therefore, we achieved the result that the fail-safe control logic increases a functional reliability because of decreasing system waste cost and functional overhead rather than the existing hardware redundancy method.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2007년도 하계종합학술대회 논문집
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• pp.463-464
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• 2007

This paper presents the hardware-based genetic algorithm, written in VHDL. Due to parallel computation and no function call overhead, a hardware-based GA advantage a speedup over a software-based GA. The proposed architecture is constructed on a field-programmable gate arrays, which are easily reconfigured. Since a general-purpose GA requires that the fitness function be easily changed, the hardware implementation must exploit the reprogrammability.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(3)
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• pp.161-164
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• 2000

We propose the genetic algorithm to apply three kinds of FFT data flows to be considered the overhead for the data exchange between processors that have the multi-scheduling problem on parallel computer In the design of genetic algorithm, we propose the chromosome representation which can simply encode and decode a solution without any heuristic information, the evaluation function to be considered an efficiency of processor, and the genetic operator to inherit a superior gene from their parents. And we saw that the simulation result can verify better performance than the existing algorithm(BEA : binary exchange algorithm)in the face of execution time.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 A
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• pp.458-460
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• 2000

In this paper, we analyze the inductive coupling between overhead power transmission lines and neighbouring gas pipelines or other conductors, when they parallel to a line section in a phase-to-earth fault is assumed on the transmission line. A numerical procedure employing the finite-element method(FEM) is used in conjunction with Faraday's law, in order to predict the current in a faulted transmission line as well as the induced voltages across points on a pipeline running parallel to the faulted line and remote earth. The results lead to conclusion that may be useful to power system engineers.

• 전기전자학회논문지
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• 제2권2호
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• pp.247-254
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• 1998

This paper presents a performance study of two LU decomposition algorithms on two massively parallel SIMD machines: the 16K processor MasPar MP-1 and the 4K processor MasPar MP-2. The paper presents experimental results and an analysis of the algorithms to explain the results. While the blocked and the nonblocked algorithms for LU decomposition have been studied individually by others, we compare the two algorithms and identify the tradeoffs between them. Our analysis of the blocked algorithm shows how the block size affects the interprocessor communication cost and the memory read/write overhead. The analysis in this paper is useful to determine an optimum block size for the blocked algorithm.

• 전자공학회논문지S
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• 제36S권2호
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• pp.88-95
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• 1999

스텍필터는 신호복원성이 뛰어난 디지털 비선형 필터의 일종이다. 그러나 기존의 적응형 설계기법을 이요하면 순차적인 특성 때문에 윈도우의 크기가 큰 스텍필터의 설계시 많은 계산량으로 그 응용에 한계가 있었다. 본 논문에서는 평균적대오차를 최소화하는 최적의 스텍필터를 설계하기 위한 병렬구조의 기법을 제안하였고 제안된 기법을 사용하면 적응특성 즉 학습의 반복적인 특성을 가지면서 최적의 필터로 수령하는데 필요한 반복 횟수를 줄임으로써 기존의 설계기법보다 설계시간을 단축할 수 있다는 사실과 제안된 기법이 최적의 스텍필터로 수렴한다는 사실을 증명하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 C
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• pp.1956-1958
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• 2002

This paper reviews the calculation of induced voltage to a communication line from Power Transmission Line. Power lines, both overhead and underground, often run parallel to weak current lines, such as telecommunication, signal or data transmission systems or protection circuits. The coexistence of both systems in parallel over long lengths is accompanied by the possible induction of significant longitudinal voltage in the weak current line. In order to evaluate a precise induced voltage, this paper indicated problem about coefficient and numerical formula and present some induced voltage production technology standard application.