Recently, all kind of 21C-typed electronic goods show the tendency of hightechnology and digital convergence rapidly. Also, failure mechanism which differs from original goods concept presents. Today, failure mechanism which differs from one that was happened by restricted harmful environment material before adapted the raw of environment material is changing the paradigm of reliability engineering. Thus, when applied the environment matter of original and secondary material at the electronic goods were removed, reliability assessment method and prediction stay into low level. This study suggests as solution to overcome these phenomenon. The study on the management method of environmental restriction substances which is recognized as important element in the reliability assessment about environment material of electronic goods and the study on reliability assessment method of PWB without environment material are progressed.
Recently, all kind of 21C-typed electronic goods show the tendency of hightechnology and digital convergence rapidly. Also, failure mechanism which differs from original goods concept presents. Today, failure mechanism which differs from one that was happened by restricted harmful environment material before adapted the raw of environment material is changing the paradigm of reliability engineering. Thus, when applied the environment matter of original and secondary material at the electronic goods were removed, reliability assessment method and prediction stay into low level. This study suggests as solution to overcome these phenomenon. The study on the management method of environmental restriction substances which is recognized as important element in the reliability assessment about environment material of electronic goods and the study on reliability assessment method of PWB without environment material are progressed.
In layout of LSI and PWB, block pack- ing problem is very important in order to reduce chip area. Sequence-pair is typical one of conventional pack- ing method and can search nearly-optimal solution by using Simulated Annealing(SA). SA takes huge computation time due to evaluating of various packing results. Therefore, Sequence-pair is not effective enough for fast layout evaluation including estimation of wire length and rotation of every blocks. This paper proposes an efficient block packing method to minimize wire length and chip area. Our method searches an optimal packing efficient- ly by using a cluster growth algorithm with changing the most valuable packing score on packing process.
최근 Cellular phone시장을 가장 주도적으로 이끌어 오고 눈부신 발전을 가져온 것 은 역시 개인 휴대형 Cellular phone이라 할수 있을 것이다. Cellular phone의 기본목표인 언제나, 어디서나, 누구라도라는 목표에 정확하게 부합할 수 있었기 때문이라 생각한다. 특 히 그 사용형태가 개인 휴대형이기 때문에 사용자들은 보다 소형화, 경량화, 다기능화를 요 구했고 Cellular phone의 제조 Maker들은 그 요구에 부응할 수 있는 제품을 설계하고 생산, 판매하는데 주력해오고 있다. 휴대전화에 있어서 소형화, 경량화를 주도해온 요인으로서 가 장 큰 역할을 해온 것은 어느 것이 먼저라기 보다 PWB의 수량감소, 다층화, 고밀도화, Flexible화, 실장부품의 소형화, Chip화에 따라 부품탑재기의 고속화 정밀화등 다양화된 새 로운 실장기술이 부합되어 현재, 향후는 더욱개선될것이라 사료된다. 그래서 이번 원고에서 는 휴대전호기만이 아니라 일반통신기기 및 민생용 기판의 실장기술 및 납땜품질, 생산성, 효율등을 위해서 표면실장공정 삽입실장공정에서 발생되고 있는 문제의 50%이상을 점유하 는 납땜에 대한 문제를 사전에 예방하여 표면실장 기술력을 높이는 것이 더욱 중여하다는 사실에 역점을 두고 당사생산 Model인 H500 Series에 대한 기본을 기술한다.
This paper describes a highly accelerated life test (HALT, USPCBT) method for rapid qualification testing of STH PWB(Silver Through Hole Printed Wiring Boards). This method was carried out to be an alternative to the present time-consuming standard 1344 hours life testing(THB). The accelerated life test conditions were $121^{\circ}C$/95%R.H. at 50V bias and without bias. Their results are compared with those observed in the standard 1344 hours life test at $40^{\circ}C$/95%R.H. at 50V bias and without bias. The studies were focused on the samples time-to-failure as well as the associated conduction and failure mechanisms. The abrupt drop of insulation resistance is due to the absorption of water vapour. And the continuous drop of insulation resistance is due to the Ag migration. The ratios of time-to-failure of HALT(USPCBT) to THB were 25 and 11 at 50V bias and without bias respectively.
한국마이크로전자및패키징학회 2000년도 Proceedings of 5th International Joint Symposium on Microeletronics and Packaging
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pp.35-40
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2000
MCM technology languished troughout most of the 1990's due to high costs resulting from low yields and issues with known god die. During the last five years of the decade new developments in chip scale packages and high density, build up multi-layer printed wiring boards created new opportunities to design and produce ultra miniaturized modules using conventional surface mount manufacturing capabilities. Focus on the miniaturization of substrate based packages such as ball grid arrays (BGAs) resulted in chip scale packages (CSPs) offering many of the benefits of flip chip along with the handling, testing, manufacturing and reliability capabilities of packaged deviced. New developments in the PWB industry sought to reduce the size, weight, thickness and cost of high density interconnect (HDI) substrates. Shrinking geometries of vias and new constructions significantly increased the interconnect density available for MCM-L applications. This paper describes the most promising CSP and HDI technologies for portable products, high performance computing and dense multi-chip modules.
느타리버섯 봉지재배시 살균 온도 및 시간에 따른 배지의 pH와 수분함량 변화, 균사생장 및 자실체 생육 등을 비교한 결과를 보고하고자 한다. 본 시험의 품종은 춘추 느타리 2호와 수한느타리 1호이고 시험배지는 미루나무톱밥 + 폐면 + 비트펄프(40 : 40 : 20%, v/v)와 미루나무톱밥 + 면실피 + 비트펄프(40 : 40 : 20%, v/v)를 사용하였다. 살균 후 배지의 수분함량은 폐면 혼합배지는 저온 살균에서는 1.8% 증가한 반면 면실피 혼합배지는 저온 살균에서 4.1% 감소하였고, 상압 살균과 고압 살균처리는 거의 변화가 없었다. pH는 살균온도가 높을수록 감소량이 많아 저온 살균($60^{\circ}C$, 12시간)에서는 거의 변화가 없었으나 상압 살균 ($100^{\circ}C$, 6시간) 보다 고압 살균 ($121^{\circ}C$, 90분)에서 감소량이 많았다. 균사배양 및 자실체 생육일수는 저온 살균에서 균사밀도는 가장 낮았으며 배양일수도 가장 길었다. 2주기까지의 수량은 춘추느타리 2호는 폐면 혼합배지의 저온 살균처리에서 가장 낮았으며 그 밖의 처리는 통계적 유의성은 없었고, 생물학적 효율은 면실피 혼합배지를 고압 살균했을 때 96.6%로 가장 높았다. 수한느타리 1호는 면실피 혼합배지의 상압 살균 처리에서 각각 수량 259.1g/pot, 생물학적 효율 94.9%로 가장 높았다. 또한 춘추느타리 2호는 균사 배양 완료 후 배지 경도와 수량과는 고도의 정의 상관관계이며 수한느타리 1호는 배지경도가 지나치게 낮거나 높으면 수량이 감소하는 경향이었다.
본 연구의 목적은 노년기 사별 후 성장을 측정하기 위한 척도를 개발하고 척도의 타당도를 검증하는 것이다. 선행연구 및 기존 척도들을 참고로 문항을 개발하고, 전문가에 의한 내용타당도 검증, 예비조사를 거쳐 척도의 타당화를 실시하였다. 설문조사는 배우자 사별노인 308명을 대상으로 이루어졌다. 결과는 다음과 같다. 첫째, 요인타당도 검증을 위해 탐색적 요인분석 및 확인적 요인분석 결과, 최종적으로 24개의 문항이 결정되었으며, 사별 후 성장척도의 5요인 구조가 도출되었다. 둘째, 공인타당도 검증을 위해 비탄반응척도(HGRC: Hogan and Schmidt, 2001) 가운데 '개인적 성장'척도와의 상관관계를 살펴본 결과, 사별 후 성장과 HGRC 개인적 성장은 높은 상관관계에 있는 것으로 나타나, 공인타당도가 입증되었다. 셋째, 대비집단 타당도 검증을 위해 심리적 안녕감척도(PWB: Ryff and Keyes, 1995)와 슬픔극복척도(GRI: Remondet and Hansson, 1987)의 상 하위 30% 집단 간에 사별 후 성장점수의 차이를 비교한 결과, 모두 유의미한 차이가 제시되었다. 넷째, 사별 후 성장척도의 내적일치도는 .907(하위요인 .649~.856)으로 높은 수준으로 나타나, 본 척도의 신뢰성을 입증하였다. 마지막으로 인구사회학적 변수와 사별 후 성장과의 관계를 살펴본 결과, 특히 학력이 가장 강력한 예측요인임이 밝혀졌다. 이러한 결과를 바탕으로 사별 후 성장척도의 타당도는 높은 것으로 결론지을 수 있다. 본 척도는 사회복지 및 임상분야 실천가들에게 사별자에 대한 성장지향적인 실천적 개입의 이론적 근거를 제시하고, 개입 시 활용가능한 객관적인 평가도구를 제공할 수 있다는 점에서 그 의의를 찾을 수 있다.
본 연구는 이동행동 뿐만 아니라 이동행동에 영향을 미칠 수 있는 심리적·신체적 기제를 포함하여 이동성의 개념을 포괄적으로 측정하였다. 그리고 고령운전자를 대상으로 고령운전자의 이동성이 그들의 삶의 질에 미치는 영향을 살펴보았다. 연구 1에서는 만 20세 이상의 운전자 207명을 대상으로 이동성 질문지를 실시하였다. 요인분석 결과, 이동성은 안전운전능력, 이동감소, 사회활동, 상황적응능력이라는 4개의 요인으로 구성되었다. 연구 2에서는 만 65세 이상의 고령운전자 91명을 대상으로 이동성 질문지와 심리적 안녕감 질문지를 실시하였다. 고령운전자는 일반운전자에 비해 안전운전능력, 상황적응능력이 낮게 나타났으나, 이동감소와 사회활동은 높게 나타났다. 고령운전자의 이동성과 심리적 안녕감 간의 관계를 살펴본 결과, 고령운전자의 이동수준이 높아질수록 더 행복하고 만족스런 삶을 살고 있었다. 특히, 안전운전능력, 사회활동, 상황적응능력의 점수가 높을수록 더 행복하고 만족스런 삶을 살고 있었다. 고령운전자의 이동성이 심리적 안녕감에 미치는 영향을 살펴본 결과, 안전운전능력은 자율성과 자아수용에 영향을 미쳤으며, 이동감소는 자아수용과 긍정적 대인관계에 영향을 미쳤다. 사회활동은 자아수용, 환경지배력, 긍정적 대인관계에 영향을 미치고 있었으며, 상황적응능력은 자율성과 환경지배력에 영향을 미치는 것으로 나타났다.
The BGA package has been the area array package of choice for several years. Recently, the transition has been to finer pitch configurations called Chip Scale Packages (CSP). Several of these package types are available at 0.5 mm pitch. requiring surface mount assemblers to evaluate and optimize various elements of the assembly process. This presentation describes the issues associated with making the transition from BGA to CSP assembly. Areas addressed will include the accuracy of pick and place equipment, printed wiring board lines and spaces, PWB vias, in-circuit test issues, solder paste printing, moisture related factors, rework and reliability. The transition to 0.5 mm pitch requires careful evaluation of the board design, solder paste selection, stencil design and component placement accuracy. At this pitch, ball and board pad diameters can be as small as 0.25 mm and 0.20 mm respectively. Drilled interstitial vias are no longer possible and higher ball count packages require micro-via board technology. The transition to CSP requires careful evaluation of these issues. Normal paste registration and BGA component tolerances can no longer achieve the required process levels and higher accuracy pick and place machines need to be implemented. This presentation will examine the optimization of these critical assembly operations, contrast the challenges at 0.5 mm and also look at the continuation of the process to incorporate smaller pitch flip chip devices.
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[게시일 2004년 10월 1일]
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