본 논문은 다중 경로 페이딩과 대역폭 제한 특성을 갖는 채널에서 부호간 간섭을 제거시킬 수 있는 CMA 적응 등화기에서 위상 보상이 가능한 I-CMA (Improved-CMA) 알고리즘에 관한 것이다. 기존 CMA 알고리즘의 오차신호를 얻기 위한 비용 함수를 개량하여 진폭과 위상의 동시 제거가 가능토록 새로운 비용 함수가 제안되며 이의 성능을 컴퓨터 시뮬레이션 확인하였다. 알고리즘의 단순성과 등화 후 위상 보상을 위한 별도의 PLL을 제거할 수 있는 장점을 가지며, 이를 위해 수신측에서의 등화기 출력 신호인 복원된 신호 성상도, 수렴 성능을 나타내는 성능 지수인 잔류 isi 및 MD (Maximum Distortion) 특성 곡선과 채널과 등화기의 종합 주파수 특성을 사용하였다. 시뮬레이션 결과 I-CMA가 복원 성상도에서 진폭과 위상 보상 능력이 CMA보다 우월하였지만, 수렴 시간에서는 동시 위상 보상으로 인하여 CMA보다 늦어짐을 알 수 있었다.
삼중 대역 무선 랜 응용을 위한 CMOS LC VCO를 1.8V 0.18$\mu$m CMOS 공정으로 설계하였다. 저잡음 특성을 얻기 위하여 VCO 코어는 PMOS 트랜지스터로 구성하였으며 인덕터와 캐패시터를 선택적으로 스위칭하는 기법을 적용하여 5.8GHz 대역 (5.725$\~$5.825GHz), 5.2GHz 대역 (5.150$\~$5.325GHz), 그리고 2.4GHz 대역 (2.412$\~$2.484GHz)에서 동작 가능한 것을 확인하였다. 또한 MOS 버랙터(varactor)에 다중 바이어스를 적용하고 최적화하여 캐패시턴스의 선형 특성을 개선함으로써 VCO의 이득을 선형화하고 PLL의 안정도를 크게 개선하였다. VCO 코어의 소모 전류는 2mA, 면적은 $570{\mu}m{\times}600{\mu}m$이며, 3가지 주파수 대역 모두 1MHz 옵셋에서 -110dBc/Hz 이하의 잡음 특성이 가능함을 확인하였다.
Kim, Sungwoo;Jang, Sungchun;Cho, Sung-Yong;Choo, Min-Seong;Jeong, Gyu-Seob;Bae, Woorham;Jeong, Deog-Kyoon
JSTS:Journal of Semiconductor Technology and Science
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제16권6호
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pp.860-866
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2016
An injection-locked ring phase-locked loop (ILRPLL) using a charge-stored complementary switch (CSCS) injection technique is described in this paper. The ILRPLL exhibits a wider lock range compared to other conventional ILRPLLs, owing to the improvement of the injection effect by the proposed CSCS. A frequency calibration loop and a device mismatch calibration loop force the frequency error to be zero to minimize jitter and reference spur. The prototype chip fabricated in 65-nm CMOS technology achieves a $285-fs_{rms}$ integrated jitter at GHz from the reference clock of 52 MHz while consuming 7.16 mW. The figure-of-merit of the ILRPLL is -242.4 dB.
디지털 역 지향성 안테나 시스템은 사전 정보 없이 입사된 신호의 위상을 추적하고 위상을 반대로 돌려 수신된 방향으로 재전송을 할 수 있는 시스템으로써 아날로그 역 지향성 안테나와 비교하여 수정과 업그레이드가 쉽다는 장점이 있다. 이러한 특성으로 디지털 역 지향성 안테나는 고속 이동체 환경에서의 빠른 빔 추적이 가능할 것이다. 먼저 본 논문에서는 위상을 추정하는 디지털 PLL 하나를 통하여 각각의 array마다 수신된 신호의 지연된 위상을 찾는 디지털 역지향성 배역 안테나 시스템을 설계하며 array 개수에 따른 성능을 확인, 분석하였다. 또한 실제 통신에서는 기저대역 스펙트럼을 반송파로 특정 대역으로 천이 시켜 신호를 송수신 하므로 신호를 전송할 때에 반송파를 실어 보내며 수신할 때에 기저대역으로 다시 복조 후 지연된 위상을 정확하고 신속하게 찾는지 확인 평가하였다. 안테나의 array개수가 늘어나면 이득이 생겨 성능이 더 좋아지며 시뮬링크를 통한 시뮬레이션 상에서는 반송파에 따라서는 성능에 아무런 영향이 없음을 확인하였다.
본 논문에서는 QPSK 디지틀 전송 기술을 사용하는 위성방송 전송 시스템에 대한 위성 채널 특성과 전송 신호 특성에 대한 영향을 분석하여 전송 시스템의 설계 기준점을 결정할 수 있도록 하였다. 전송 채널 특성에 의한 열화도는 약 2.0dB, 전송 신호 스펙트럼 특성에 의한 열화는 0.4dB, 그리고 수신기 특성에 대해 약 0.2dB의 열화 특성을 갖는 위성 및 전송 시스템에 대한 가용 설계 파라미터 값들을 제안하였다. 열화 특성을 만족하는 설계 파라미터 값들은 ${\pm}\;0.5dB$ 이내의 진폭 응답 특성 그리고 0.1nsec/MHz, $0.2sec/MHz^2$ 이내의 전파 지연 특성을 나타내었다. 또한, 최대 서비스 가용도를 갖는 위성 전송 시스템의 TWTA 동작은 0dB OBO가 적당하며, 위상 잡음 영향을 최소화하기 위해서는 0.707 damping 계수 및 40kHz 대역폭을 갖는 PLL 회로가 최적의 동작 특성을 나타내었다. 본 논문의 시스템 성능 분석 및 설계 파라미터 값들은 위성을 통한 고속 데이터 전송 시스템에 대한 설계 기준점으로 활용될 수 있다.
burst-mode TDMA 시스템에 사용되는 모뎀에서는, 데이터 전송효율을 증가시키면서 동시에 만족할만한 BER 성능을 얻기 위해서, 반송파 포착(acquisition)성능 및 추적(tracking)성능이 우수하여야 한다. 본 논문에서는 이를 위한 새로운 결정지향 반송파 복원(decision-directed carrier recovery) 알고리즘을 제안하였다. 제안한 방식은 PLL(Phase Locked Loop)을 사용하지 않기 때문에 빠른 반송파 포착이 가능하며, 가우시안 잡음이 부과된 입력신호를 수신단 전단에서 억압하는 사전 필터링(pre-filtering) 방식을 적용함으로 반송파 추적성능이 우수하다. 시뮬레이션을 통하여 제안한 방식의 BER 성능 및 포착 성능을 고찰해본 결과, 수신부에서 비교적 정확한 국부 발진기(local oscillator)를 채용하는 경우에는 기존의 방식에 비해 특히 BER 성능이 우수하였다. 이는 기존의 방식과는 달리 제안한 방식에서는 low SNR 환경에서도 cycle slip이 거의 발생하지 않는 장점이 있기 때문이다.
본 논문은 클록 초기치 누적 방식의 직접 디지털 주파수 합성기를 이용한 변조기의 성능해석에 관하여 연구한 것이다. 기존에는 랜덤한 주파수 도약을 실현하기 위하여 PLL 방식이나 디지털 주파수 합성 방식이 사용되어 왔다. 븐 논문에서는 두 방식의 단점을 개선하기 위하여 클록 초기치 누적 방식의 DDFS를 이용한 변조기 시스템을 구성하여 순시적인 주파수 도약 상태와 위상제어의 가능성 등을 확인하였다. 실험 결과 합성된 출력 주파수는 주파수 Index에 따라 기준주파수에 정확히 정수배가 되며, 합성된 정현파형의 스펙트럼은 기본파와 여러 고조파의 크기가 50 [㏈] 이상의 차이가 남으로서 고조파 성분들이 상당히 감소되었고, PN 코드를 사용한 순시적인 주파수 도약 상태는 스위칭 시간이 빠르기 때문에 주파수 도약 특성이 뛰어남을 알 수 있었다. 또한, 누산기의 set/reset상태변화에 따라 위상이 변한다는 사실도 입증하였다.
본 논문에서는 모바일 응용에 적합한 고효율의 빠른 응답 특성을 가지는 히스테리틱 벅 변환기를 제안한다. 기존 히스테리틱 변환기의 문제점인 큰 출력 전압 리플과 작은 용량의 전력 인덕터 사용의 어려움을 삼각파 신호 발생기를 통해 해결하였다. 그리고 부하 전류에 따라 가변하는 스위칭 주파수를 PLL(Phase Locked Loop)구조를 사용하여 일정하게 함으로써 주변 IC에 미치는 EMI(Electro Magnetic Interference)잡음을 최소화 하였다. 이 회로는 BCDMOS 0.35um 2-poly 4-metal 공정으로 제작되었으며, 측정 결과 입력전압 3.7V, 출력전압 1.2V 부하 전류 50~500mA 범위에서 20mV 이하의 출력 전압 리플을 나타내며 170mA 이상의 부하 전류를 구동하는 경우 2MHz의 고정된 스위칭 주파수에서 동작하였다.
본 논문에서는 디지털 위성방송을 수신하기 위하여 Ku-대역 광대역 하향변환기를 설계하였다. 설계된 저 잡음 하향변환기는 잡음 정합에 의한 3단 저 잡음 증폭회로와 10.7~12.75 GHz의 입력신호를 VCO-PLL에 의한 저 위상잡음을 나타내는 4개의 국부발진주파수(9.75, 10, 10.75 및 11.3 GHz)를 형성하고, 디지털 제어에 의하여 4-대역의 IF 주파수 채널을 선택할 수 있도록 설계하였다. 개발한 저 잡음 하향 변환기의 전체 변환이득 64 dB, 저 잡음 증폭기의 잡음지수는 0.7 dB, 출력신호의 P1dB는 15 dBm, band 1 반송주파수 9.75 GHz에서 위상잡음은 -85 dBc@10 kHz를 나타내었다. 설계한 광대역 디지털 위성방송용 하향변환기(LNB)는 국제적으로 이동하는 선박 등의 위성방송용으로 사용가능하다.
휴대용 기기에서 자체 발진하여 클럭원으로 사용되는 TCXO의 출력과 같은 작은 진폭(400mV)의 정현파 입력을 내부 논리회로의 클럭원으로 사용하기 위한 파형정형 및 50%의 듀티 비(duty ratio)의 출력을 가지는 새로운 디지털 클럭레벨 변환기를 설계, 개발 하였다. 정, 부 두 개의 비교기, RS 래치, 차아지 펌프, 기준 전압 발생기로 구성된 새로운 신호 변환회로는 출력파형의 펄스 폭을 감지하고, 이 결과를 궤환루프로 구성하여 입력 비교기 기준 전압단자로 궤환시킴으로서 다지털 신호레벨의 정확한 50%의 듀티 비를 가진 출력을 생성할 수 있다. 개발한 레벨변환기는 ADC등의 샘플링 클럭원, PLL 또는 신호 합성기의 클럭원으로 사용할 수가 있다. 설계는 $0.8\mu\textrm{m}$ double metal double poly analog CMOS 공정을 사용하고, BSIM3 model을 사용하였으며, 실험결과 370mV의 정현파 입력율 50 + 3%의 듀티 비를 가진 안정된 논리레벨 출력 동작특성을 얻을 수 있었다.
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[게시일 2004년 10월 1일]
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