• 한국시뮬레이션학회논문지
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• 제15권1호
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• pp.11-17
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• 2006

본 논문에서는 원전 계측제어시스템 구축을 위해 개발된 원전용 PLC 시뮬레이터의 설계 사항에 관해 소개한다. 원전용 계측제어시스템은 원전이라는 특수한 환경과 제약으로 말미암아, 일반적인 시뮬레이터 개발보다 엄격한 요건을 만족해야 한다. 이러한 요건으로는 다양한 테스팅을 통하여 제어 프로그램의 안정성을 보장할 수 있어야 하며, 다수의 계측제어 프로그램들을 고속으로 동시에 실행할 수 있어야 한다. 본 논문에서는 이러한 문제점들을 극복하고자 PLC 제어 프로그램의 컴파일러를 제작하여 C 코드 변환을 하게 된다. 제안한 방법에서는 검증용 상용 도구를 변환된 코드에 적용해 제어 프로그램의 안정성 평가를 할 수 있으며, Compiled-Code 시뮬레이션 기법을 이용하여 고속으로 실행 가능한 시뮬레이터를 자동으로 생성할 수 있다는 장점이 있다.

• 대한전기학회논문지
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• 제40권8호
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• pp.836-844
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• 1991

PLC(programmable logic controller) system is widely used for the control of factory. PLC system receives ladder diagram which is drawn by the user to implement hardware logic, converts the ladder diagram into sequence program which is executable in the PLC system, and executes the sequence program indefinitely unless user breaks. The sequence program processes the data of on/off signal, and endures 1 scan delay and missing of pulse-type signal shorter than a scan time. So, data dependency doesn't exist. By applying theis characteristics to multiprocessor architecture, we design parellel PLC functionally and evaluate performance upgrade. Parallel PLC consists of central processing module, N general processing unit, and a shared memory by master-slave type. Each module executes allocated sequence program by the control of central processing module. We can expect performance upgrade by parallel processing, and reliability by relocation of sequence program when error occurs in processing module.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1991년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 22-24 Oct. 1991
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• pp.1110-1115
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• 1991

Tne mathematical modeling and analysis results of a dataflow logic solving processor(DFLSP) for programmable logic controller(PLC) are proposed in this paper. The logic program language is formalized using a dataflow graph model. From this dataflow graph, the instruction precedence relationship, and deadlock problems, which are major properties of a logic program, are described.

• 한국산학기술학회논문지
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• 제14권10호
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• pp.5134-5139
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• 2013

복잡한 현대의 제어시스템 설계에 PLC를 사용하면 프로그램은 LD언어나 SFC언어를 사용한다. 대부분은 LD 언어를 사용하지만 최근에는 SFC 언어의 사용빈도수가 높아졌다. SFC 언어는 제어의 흐름을 이해하기가 쉽지만, 조합논리를 표현하는데는 단점을 가지고 있다. SFC언어에서 인터럽트를 처리할 때 인터럽트 요인이 발생하게 되면 메인프로그램을 중지하고 인터럽트 프로그램을 실행하여 프로그램이 종료된 후 메인프로그램으로 복귀하게 된다. 그러면 인터럽트 프로그램이 복잡할수록 메인프로그램 정지시간은 그만큼 길어지게 된다. 본 논문에서는 SFC언어에서 메인프로그램의 휴지시간이 없는 인터럽트 처리방법을 제안하고, 시뮬레이션을 통해 그의 타당성을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3067-3069
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• 1999

In this paper, A bit processor for controlling sequence logic was implemented, using a FPGA. This processor consists of program memory interface. I/O interface, parts for instruction fetch and decode, registers, ALU, program counter and etc. This FPGA is able to execute sequence instruction during program fetch cycle, because of divided bus system, program bus and data bus. Also this bit processor has instructions set that 16bit or 32bit fixed width, so instruction decoding time and data memory interface time was reduced. This FPGA was synthesized by pASIC 2 SpDE and Synplify-Lite synthesis tool of Quick Logic company. The final simulation for worst cases was successfully performed under a Verilog HDL simulation environment. And the FPGA programmed for an 84 pin PLCC package. Finally, the benchmark was performed to prove that Our FPGA has better performance than DSP(TMS320C32-40MHz) for the sequence logic control of PLC.

• 정보보호학회논문지
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• 제29권2호
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• pp.365-375
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• 2019

PLC(Programmable Logic Controller)는 안전 지향 제어시스템(safety-critical control system)을 위한 실시간 임베디드 제어 애플리케이션들을 지원하는 고신뢰성의 산업용 디지털 컴퓨터이다. PLC의 실시간 제약조건을 만족시키기 위하여 uC/OS 등의 실시간 운영체제들이 구동되고 있다. PLC들이 산업제어 시스템 등에 널리 보급되고 인터넷에 연결됨에 따라, PLC 시스템을 대상으로 한 사이버 공격들이 증대되고 있다. 본 논문에서는, 통합 개발 환경(IDE)에서 개발된 프로그램이 PLC로 다운로드 되기 전에 실행 코드를 분석하여 취약성을 완화시켜 주는 "실행코드 새니타이저(sanitizer)"를 제안한다. 제안기법은, PLC 프로그램 개발 중에 포함되는 취약한 함수들과 잘못된 메모리 참조를 탐지한다. 이를 위해 취약한 함수 DB 및 이상 포인터 연산과 관련된 코드 패턴들의 DB를 관리한다. 이들 DB를 기반으로, 대상 실행 코드 상에 취약 함수들의 포함 여부 및 포인터 변수의 이상 사용 패턴을 탐지 제거한다. 제안 기법을 구현하고 실험을 통해 그 유효성을 검증하였다.

• 산업공학
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• 제21권3호
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• pp.294-301
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• 2008

Agile and flexible manufacturing systems make it mandatory that a control program should have features such as agility, flexibility, and reusability in order to run manufacturing unit smoothly. PLCs are the most frequently used control program in manufacturing systems. PLC programs are mostly programmed by subcontraction, which makes correction of code very difficult. As a result, it may cause delay during down time and ramp up time which leads to big loss of revenue and goodwill. To prevent delay during the times, this paper proposes systematic process analysis and application method for programmable logic controller like LLD (Ladder Logic Diagram). The proposed method uses modified human-error investing techniques for documentation and transforming technique to program LLD from the documentation. Furthermore, this paper demonstrates an example of piston mechanism to explain the proposed method.

• 대한전기학회논문지:전력기술부문A
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• 제48권12호
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• pp.1554-1563
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• 1999

This paper presents the design of high speed processor for a sequence logic control using field programmable gate array(FPGA). The sequence logic controller is widely used for automating a variety of industrial plants. The FPGA designed by VHDL consists of program and data memory interface block, input and output block, instruction fetch and decoder block, register and ALU block, program counter block, debug control block respectively. Dedicated clock inputs in the FPGA were used for high speed execution, and also the program memory was separated from the data memory for high speed execution of the sequence instructions at 40 MHz clock. Therefore it was possible that sequence instructions could be operated at the same time during the instruction fetch cycle. In order to reduce the instruction decoding time and the interface time of the data memory interface, an instruction code size was implemented by 16 bits or 32 bits respectively. And the real time debug operation was implemented for easy debugging the designed processor. This FPGA was synthesized by pASIC 2 SpDE and Synplify-Lite synthesis tool of Quick Logic company. The final simulation for worst cases was successfully performed under a Verilog HDL simulation environment. And the FPGA programmed for an 84 pin PLCC package was applied to sequence control system with inputs and outputs of 256 points. The designed processor for the sequence logic was compared with the control system using the DSP(TM320C32-40MHz) and conventional PLC system. The designed processor for the sequence logic showed good performance.

• 조명전기설비학회논문지
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• 제12권4호
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• pp.14-19
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• 1998

본 연구의 목적은 저가의 시율레이션용 툴을 개별하는데 있다. 따라서 PLC 프로그랩을 편집하고 모니터할 수 있는 PLC 프로그랩 모듈과, 가상 PLC 시스템과 시뮬레이션 장비를 개발하였다. PLC 모듈과 시뮬레이션 장비는 상호간 링크가 되어 있어서 PLC 프로그랩에 의하여 실시간으로 제어가 가능하고, 마치 실제 설비가 동작이 되는 것과 같은 효과를 얻을 수 있다. 제안한 새로운 툴을 이용하면 모니터상에서 PLC 시스템을 구성하고 가상기계의 응답을 볼 수 있기 때문에 PLC와 기계를 준비할 필요가 없다. 개발된 프로그랭의 타당성올 증명하기 위하여 엘리베이터와 자동 원료 계량 시스템의 PLC 프로그램올 대상으로 실험을 행하였다. 실험결과 개발한 PLC 에율레 이터에 의해 PLC 프로그램 작성 및 가상기계 동작을 통한 PLC프로그램 검증과정이 원할이 이루질 수 있음올 확인하였다.

• 생물환경조절학회지
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• 제4권2호
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• pp.203-210
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• 1995

국내 원예시설의 증가와 더불어 양액재배농가도 증가추세에 있어 저렴한 국산 양액재배 자동화기기가 농가에 필요한 실정이다. 이에 따른 양액재배의 EC와 pH를 자동조절하기 위하여 마이크로컴퓨터의 일종인 PLC(programmable logic controller)를 이용한 장치를 개발하고 재배실험을 실시한 결과를 요약하면 다음과 같다. 1. Ladder diagram언어를 사용하여 양액재배의 자동화 프로그램을 작성하였다. 2. PLC를 이용하여 양액의 EC, pH수준을 1.70-l.72mS/cm, 6.1-6.5로 전 생육기간 동안 유지시킬 수 있었다. 3. 대조구에 비하여 처리구가 상품과(당도 5.0 oBrix, 산도 0.4% 이상) 및 수량성이 높은 결과를 얻었다. 4. 식물체의 무기성분 함량은 처리구가 대조구에 비해 전체적으로 높았다.