• 한국정보통신학회논문지
• /
• 제17권2호
• /
• pp.481-487
• /
• 2013

리더의 실제 명령인 payload 데이터의 시작지점을 찾아내는 비트 동기화를 위해 RFID 태그 수신부는 프리앰블을 이용한다. 국제 표준에 의해 RFID PJM(phase jitter modulation) 모드는 MFM(modified frequency modulation) 플래그를 프리앰블로 사용한다. 최근, PJM 모드 태그가 여러 개의 코릴레이터를 이용하여 비트 동기를 수행하는 기법이 발표되었다. 본 논문에서는 coarse synchronization 이후 violation 비트를 이용해서 fine synchronization을 수행하는 새로운 비트 동기화 기법을 제안한다. 시뮬레이션을 통해 제시된 기법이 하드웨어의 복잡도는 낮추면서 기존에 제시된 시스템과 거의 유사한 동기 및 복조 성능을 가짐을 보인다.

• 한국ITS학회 논문지
• /
• 제7권6호
• /
• pp.70-80
• /
• 2008

본 논문에서는 18000-3 RFID 표준인 ASK 모드와 PJM 모드 RFID 시스템을 인식속도의 관점에서 비교하였다. ASK 모드와 PJM 모드 리더/태그간 통신 과정을 표현 할 수 있는 대표 블록들의 조합을 구성하여 블록이 발생한 횟수를 이용하여 인식속도를 비교하였다. FS-Aloha 기반 프로토콜을 적용시키기 위한 Q알고리즘으로 표준 기고서에서 예시로 제안한 알고리즘, Q값 고정 알고리즘, 최소 Q 알고리즘 그리고 남은 태그 수에 연동한 Q값 설정 알고리즘을 이용하였다. 시뮬레이션 과정을 통해서 Q알고리즘에 따른 ASK 모드와 PJM 모드 속도 비교뿐만 아니라 Q알고리즘을 고정시킨 후 ASK 모드와 PJM 모드의 인식속도를 비교하였고 속도에 영향을 미치는 파라메타들을 도출하였다.

• 한국통신학회논문지
• /
• 제34권7C호
• /
• pp.697-705
• /
• 2009

본 논문은 13.56MHz 대역 RFID 시스템의 국제표준으로 되어 있는 ISO 18000-3의 전송 모드인 ASK 모드와 PJM 모드의 인식속도를 분석하고 시뮬레이션에 의해 검증한다. 이를 위해 태그 개수에 연동하여 Q값을 설정하는 최척의 Q-알고리즘을 적용시키며 이에 근거한 리더 태그 간 통신을 통해서 주워진 태그 개수에 따라서 이들을 읽는데 소요되는 슬롯 개수를 수학적으로 유도한다. 특히 유도된 이론적 수식을 적용시켜 멀티채널을 사용하는 PJM 모드와 ASK 모드의 속도를 비교하며 각각의 모드 동작을 시뮬레이션 하여 이론적인 비교 결과의 타당성을 검증 한다.

• 한국통신학회논문지
• /
• 제34권12B호
• /
• pp.1506-1513
• /
• 2009

본 논문은 ISO 18000-3 mode 3 PJM 모드에서 프리엠블을 이용해서 데이터 복조 시작점을 추출하는 동기화기법 및 이를 구현하는 하드웨어 구조를 제시한다. 제안된 시스템은 초기시간 선택부 및 코릴레이터로 초기 피크를 검출 후 이어지는 두 개의 코릴레이터를 이용해서 검출된 피크의 위치를 확인하여 동기를 맞춘다. 각각의 코릴레이터 템플릿 및 피크검출 알고리즘을 제시하며 제안된 시스템이 잡음 환경에서도 성공적으로 동작함을 시뮬레이션을 통해 보인다.

• 한국통신학회논문지
• /
• 제35권1B호
• /
• pp.117-124
• /
• 2010

본 논문은 샘플된 신호에 대한 코릴레이션을 통해서 PJM 변조 신호를 복조하는 기법 및 이를 구현하는 복조기의 하드웨어 구조를 제시한다. 제안된 복조기법은 샘플링된 이산 신호에 대해 정합필터를 통과시켜 복조하는 것으로서 MFM 부호화에 의해 발생하는 4가지 샘플파형을 복조할 수 있는 데이터 판정 방법을 제시한다. 제시된 데이터 판정방법에 따른 BER 성능을 수학적으로 유도하며 시뮬레이션에 의해 유도 결과의 타당성을 검증한다.

• 한국ITS학회 논문지
• /
• 제10권2호
• /
• pp.77-83
• /
• 2011

본 논문에서는 18000-3 모드 3로 국제표준화된 13.56MHz RFID PJM(Phase Jitter Modulation) 모드 태그의 동기부 및 복조부 설계를 위해서 최근에 제안된 동기, 복조 알고리즘을 최적화하여 설계하고 구현하는 과정을 보인다. 두 알고리즘을 분석하여 불필요한 레지스터 사용을 최소화하고 국제표준에 근거하여 구현하며, 시뮬레이션 및 테스트는 모델심(Modelsim)과 알테라(Altera) FPGA를 이용하여 검증한다. 3개의 상관기로 구성된 동기부를 구현하기 위해서 총 1,024(16bit ${\times}$ 64cycle)개의 레지스터를 사용하고, 2개의 상관기를 갖는 복조부를 구현하기 위해서 128(2bit ${\times}$ 64cycle)개의 레지스터를 사용한다. 마지막으로 동기부, 복조부를 연동시켜 시뮬레이션을 수행하여, 잡음환경에서 SNR -2dB일 경우에 는 87%의 성공률을, 4dB 이상일 경우에는 100% 성공함을 보인다.