• 정보처리학회논문지A
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• 제19A권3호
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• pp.121-128
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• 2012

본 논문은 다양한 해상도에서의 초음파 영상 처리를 위한 최적의 프로세싱 엘리먼트 구조를 제안한다. 이를 위해 본 논문에서는 각 프로세싱 엘리먼트(processing element, PE)당 처리되는 영상 데이터(data-per-processing element, DPE) 수를 변화시키는 실험을 통해 시스템의 성능(system performance), 에너지 효율(energy efficiency), 면적 효율(area efficiency)을 각각 측정하고, 측정된 결과를 바탕으로 최적의 매니코어 프로세서 구조를 선택하였다. 모의실험 결과, 에너지 효율은 $256{\times}256$, $768{\times}1,024$, $1,024{\times}1,280$ 해상도를 갖는 영상에서 PE 개수가 각각 1,024개, 4,096개, 16,384개일 때 가장 높았다. 또한 면적 효율은 $256{\times}256$ 해상도의 영상에서는 PE 개수가 256개, $768{\times}1,024$와 $1,024{\times}1,280$ 해상도의 영상에서는 4,096개에서 가장 높은 효율을 보였다.

• 한국통신학회논문지
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• 제19권10호
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• pp.2043-2052
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• 1994

본 논문에서는 근접한 Processing Element(PE)들간의 통신 부담을 경감시켜 영상신호를 실시간 처리할 수 있는 새로운 병렬처리 방식 ASIC 구조를 설계한다. 하나의 Sliding Memory Plane (SliM) Image Processor chip을 병렬처리 방식을 사용 $3\times3$ PE를 격자 형태로 연결한다. 제안하는 Image Processor를 구현할 수 있다. Sliding 개념은 별도의 보조 프로세서나 DMA를 사용치 않고 또한 PE들을 interupt 걸지 않고 모든 화소가 이웃 PE로 이동됨을 의미한다. 따라서 근접 통신과 계산이 동시에 일어나 기존의 격자 연결 병렬 컴퓨터의 결정적 단점인 근접 통신 부담을 경감시킬 수 있다. 또한 하나의 PE에 두 개의 입출력용 레지스터 plane을 사용, buffer를 제공하여 입출력 부담을 감소시킨다. SliM Image Processor에서는 단지 4개의 통신 link만으로 8가지 방향의 통신경로를 제공하는 by-passing path에 의해 통신 부담없이 대각선 통신을 수행할 수 있다. 제안하는 유일한 특성들로 인해 영상 신호 처리시 성능을 향상시킬 수 있다. 영상신호 처리를 위한 알고리즘들을 효율적으로 수행키 위한 PE, Image Processor 구조 및 명령어를 설계한다.

• 디지털산업정보학회논문지
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• 제18권2호
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• pp.17-26
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• 2022

In this paper, we propose a novel method of performing convolutional operations on a 2-D Processing Element(PE) array. The conventional method [1] of mapping the convolutional operation using the 2-D PE array lacks flexibility and provides low utilization of PEs. However, by mapping a convolutional operation from a 2-D PE array to a 1-D PE array, the proposed method can increase the number and utilization of active PEs. Consequently, the throughput of the proposed Deep Convolutional Neural Network(DCNN) accelerator can be increased significantly. Furthermore, the power consumption for the transmission of weights between PEs can be saved. Based on the simulation results, the performance of the proposed method provides approximately 4.55%, 13.7%, and 2.27% throughput gains for each of the convolutional layers of AlexNet, VGG16, and ResNet50 using the DCNN accelerator with a (weights size) x (output data size) 2-D PE array compared to the conventional method. Additionally the proposed method provides approximately 63.21%, 52.46%, and 39.23% power savings.

• 한국통신학회논문지
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• 제15권8호
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• pp.648-658
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• 1990

음성 인식에 있어서 계산 속도를 보다 빠르게 하기 위한 여러 방법중에 systolic array를 이용하여 multiple processign하는 방법이 있다. 이러한 systolic array의 각 연산은 pipeline 방식으로 수행되며, 이 연산은 Processing Element(PE)로 multiprocessing되어 계산 효율을 증대시키게 된다. 이 DTW용 PE cell은 크게 세가지의 블록으로 대별된다. 즉 MIN block, ADD block 그리고 ABS block인데, 본 연구에서는 이들 세가지 블록중 "ADD"와 "ABS" 대한 회로설계및 검증을 행하였으며, 3$\mu$m CMOS N-well 설계 규칙에 따라 두 블록에 대한 각각의 레이아웃과 전체 레이아웃을 설계한 후 설계 규칙 검사(DRC)를 마쳤다. 설계 규칙 검사(DRC)를 마쳤다.

• 전자공학회논문지A
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• 제31A권4호
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• pp.127-135
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• 1994

In this paper we propose an EWLD(Enhanced Weighted Levenshtein Distance) algorithm to organize code-string pattern matching linear array processor based on the mappting to an one-dimensional array from a two-dimensional matching matrix, and design a processing element(PE) of the processor, N PEs are required instead of NS02T in the processor because of the mapping. Data input and output between PEs and all internal operations of each PE are performed in bit-serial fashion. The bit-serial operation consists of the computing of word distance (WD) by comparison and the selection of optimal code transformation path, and takes 22 clocks as a cycle. The layout of a PE is designed based on the double metal $1.5\mu$m CMOS rule. About 1,800 transistors consistute a processing element and 2 PEs are integrated on a 3mm$\times$3mm sized chip.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1991년도 학술발표회 논문집
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• pp.163-168
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• 1991

In this paper, we propose a new systolic architecture for the order statistics(OS) constant false alarm rate(CFAR) processor. In the proposed architecture, each processing element(PE) can compare two reference data cells with one test cell simultaneously in each clock cycle. So the utilization of each PE in this architecture is 100% whereas the utilization of each PE in the systolic architecture previously reported by Ritcey and Hwang is 50% because of one clock delay between two adjacent PE's active in computation. This can speed up the data processing rate by a factor of two. With this architecture, we can obtain the reduced number of communication links between adjacent PE's and reduction of the latency by half in comparison with the one proposed by Ritcey and Hwang.

• 한국통신학회논문지
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• 제33권8A호
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• pp.821-828
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• 2008

본 논문에서는 UWB 시스템에서 사용되는 RS(23,17)부호의 복호기를 최적화하여 설계하였다. 제안된 복호기는 파이프 라인 구조를 갖는 수정된 유클리드(pipeline structured - modified Euclidean) 알고리즘을 사용한다. 먼저, 기존의 PE 블록 구조를 수정하여 효율적인 PE 블록 구조를 제안하고, 차수(degree) 계산이 필요 없는 복호 알고리즘을 제안한다. 또한, Chien 탐색 알고리즘, Forney 알고리즘, FIFO 크기를 UWB 규격에 최적화 시켜, 작은 복호 지연(latency) 및 하드웨어 복잡도를 가지도록 하였다. 제안된 복호기는 Verilog HDL을 사용하여 구현되었고, 삼성 65nm library를 이용하여 합성한 결과, 실제 ASIC을 제작했을 경우에 250MHz정도까지는 동작이 보장된다고 볼 수 있으며, gate count는 17,628이다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2014년도 춘계학술발표대회
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• pp.18-19
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• 2014

멀티프로세서 시스템 온칩 (MPSoC) 플랫폼은 고성능 임베디드 시스템을 위한 핵심 구성요소이다. MPSoC 를 구성하는 각각의 처리요소 (processing element, PE)는 대응하는 태스크의 연산 특징에 맞춤으로 최적화되어 있어야 한다. 갈수록 증가하는 고성능의 요구에 따라 동종 MPSoC 는 각각의 태스크 연산 특징에 최적화된 다양한 PE 를 보유한 이기종 MPSoC 로 발전되어 왔다. 따라서 이기종 MPSoC 의 코어들은 응용에 특화된 맞춤형 명령어 세트로 설계된다. 하지만 이러한 이기종성은 다양한 태스크로 구성된 응용들을 어떻게 서로 다른 특성을 지닌 PE 들에 매핑해야 최적의 시스템을 구성할 지를 결정해야 하는 부담을 컴파일러와 같은 툴에 지우고 있다. 잘못된 매핑은 시스템 성능을 현저히 저하시킬 소지가 있다. 본 연구에서는 멀티미디어 응용 태스크의 연산 패턴을 분석하여 최적의 태스크 매핑을 결정하는 기법을 제안하고 있다.

• 한국컴퓨터정보학회논문지
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• 제16권8호
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• pp.119-128
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• 2011

본 논문에서는 모바일 초음파(mobile ultrasound) 영상신호의 빔포밍 알고리즘에서 요구되는 고성능 및 저전력을 만족시키는 매니코어 프로세서에 대한 디자인 공간 탐색 방법을 소개한다. 매니코어 프로세서의 디자인 공간 탐색을 위해 매니코어의 각 프로세싱 엘리먼트(Processing Element, PE)당 초음파 영상신호 데이터의 수를 변화시키는 실험을 통해 실행시간, 에너지 효율 및 시스템 면적 효율을 측정하고, 측정된 결과를 바탕으로 최적의 매니코어 프로세서 구조를 선택하였다. 모의실험 결과, PE 개수가 4096일 때 에너지 효율이 가장 높았으며, PE 개수가 1024일 때 가장 높은 시스템 면적 효율을 보였다. 또한, PE 개수가 4096인 매니코어 아키텍처는 초음파 영상장치에 가장 많이 사용되는 TI DSP C6416보다 각각 에너지 효율에서 46배, 시스템 면적 효율에서 10배의 향상을 보였다.

• 한국통신학회논문지
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• 제19권3호
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• pp.543-552
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• 1994

음성 인식에서의 dynamic time warp (DTW)은 반복적 계산을 필요로 하며, 이 계산을 수행하기에 합당한 PE cell의 설계는 매우 중요하다. 따라서 이 연구에서는 실시간 어휘 인식을 가능하게 하는 대사전 규모의 대어휘 고립단어인식용 DTW알고리즘을 하드웨어로 구현하기위한 PE(Processing Element)소자의 설계에 주안점을 두었다. 이 DTW용 PE 소자를 크게 세가지의 블록으로 대별된다. 즉, “MIN" block, "ADD" block 그리고 ”ABS" block인데, “MIN"은 축적 최소거리를 계산하기 위한 블록이고, ”ADD"는 이들 최소거리들의 합을 계산하는 블록, 그리고 “ABS"는 이러한 합에 의한 국부거리를 절대값을 구하기 위한 블록이다. 본 연구에서는 이들 세가지 전체 블록회로의 설계 및 검증을 행하였으며, 1.2 m CMOS N-well 설계 규칙에 EK라 전체블록에 대한 레이아웃을 행한 후 설계 규칙 검사(DRC)를 마쳤다.에 대한 레이아웃을 행한 후 설계 규칙 검사(DRC)를 마쳤다.