• 한국정보과학회논문지:시스템및이론
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• 제36권6호
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• pp.502-510
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• 2009

Multiprecision Squaring은 공개키 알고리즘을 구성하는 연산 중에서 가장 중요한 연산 중 하나이다. 본 논문에서는 기존의 Multiprecision Squaring 알고리즘을 개선하여 연산 양을 줄임으로 성능을 항상시키는 Squaring 기법들을 제시하고 구현하였다. Scott이[1]에서 제안한 Carry-Catcher Hybrid 곱셈 알고리즘은 Gura가 제안한 Hybrid 곱셈 알고리즘[2]을 계승 발전시킨 것으로 MRACL 라이브러리에 구현되어 있으며, Carry-Catcher Hybrid 방법 사용한 Multiprecision Squaring 알고리즘도 MIRACL에 함께 구현되어 있다. 본 논문에서 이 Carry-Catcher Hybrid Squaring 알고리즘을 발전시켜 보다 효율적인 Squaring 알고리즘인 Lazy Doubling Squaring 알고리즘을 제안하고 구현하였으며, atmega128상에서 성능테스터를 수행하여 Carry-Catcher Hybrid Squaring 알고리즘과 비교하여 더 효율적인 알고리즘임을 보였다. 표준 Squaring 알고리즘이 $S_{ij}\;=\;x_i\;{\ast}\;x_j\;=\;S_{ij}$인 사실을 기반으로 곱셈의 횟수를 절반 가까이 줄인 알고리즘이라면 본 논문에서 제시한 Lazy Doubling Squaring 알고리즘은 $a_0\;{\ast}\;2\;+\;a_1\;{\ast}\;2\;+\;...\;+\;a_{n-1}\;{\ast}\;2\;+\;a_n\;{\ast}\;2\;=\;(a_0\;+\;a_1\;+\;...\;+\;a_{n-1}\;+\;a_n)\;{\ast}\;2$ 라는 사실을 기반으로 하여 doubling 연산 횟수를 획기적으로 줄인 알고리즘으로, MIRACL에 구현되어 있는 Multiprecision Squaring 알고리즘 보다 atmega128상에서 약 25% 정도의 빠른 결과를 얻을 수 있었으며, 저자가 아는 바로는 현재까지 나온 어떤 방법보다 빠르다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 1995년도 추계학술대회 논문집
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• pp.151-156
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• 1995

This paper presents a methodology for real-time detecting and identifying the runout geometry of an end mill. Cutter runout is a common but undesirable phenomenon in multi-tooth machining such as end-milling process because it introduces variable chip loading to insert which results in a accelerated tool wear,amplification of force variation and hence enlargement vibration amplitude. Form understanding of chip load change kinematics, the analytical sutting force model was formulated as the angular domain convolution of three dynamic cutting force component functions. By virtue of the convolution integration property, the frequency domain expression of the total cutting forces can be given as the algebraic multiplication of the Fourier transforms of the local cutting forces and the chip width density of the cutter. Experimental study are presented to validata the analytical model. This study provides the in-process monitoring and compensation of dynamic cutter runout to improve machining tolerance tolerance and surface quality for industriql application.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.82-92
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• 2008

최근 많은 임베디드 시스템에서 통신이나 멀티미디어의 다양한 표준을 지원해야 하는 요구가 끊이지 않고 있다. 그러나 현실적으로 임베디드 시스템에서 요구하는 만큼의 표준이나 프로토콜을 위한 별개의 가속 IP들을 갖는 것은 불가능할 뿐만 아니라 상당히 힘든 작업이다. 그러므로 다양한 표준을 지원할 수 있는 가속 IP를 개발하는 것은 위와 같은 현재의 임베디드 시스템에서 요구하는 트렌드에 있어 중요하다 할 수 있다. 다양한 기능을 수행하는 하드웨어는 일반적으로 실행 환경이나 시스템 설정에 따라 다양한 기능들을 지원하기 위하여 동적으로 즉, 실행시간에 재구성 가능한 DSP를 사용하고 있다. 그러나 하나의 IP가 다양한 기능을 수행시키기 위해서는 필수불가결적으로 추가적인 면적을 차지하거나 추가적인 전력소모가 따른다. 그러므로 본 논문에서는 동적으로 재구성 가능한 하드웨어의 파워 소모를 줄이기 위해 정교한 클럭 게이팅을 사용하였고 또한 동적으로 재구성 가능한 하드웨어의 면적을 줄이기 위해 배럴 시프터(barrel shifter)를 이용한 곱셈기를 사용하여 메모리의 계수(Coefficient) 부분을 압축을 통해 메모리의 면적을 줄였다. 실행시간에 재구성 가능한 IP는 유사하지만 다른 기능들을 효과적으로 수행하기 때문에 이런 다기능 재구성 가능한 DSP IP의 전력소모를 성능에 영향 없이 줄이는 것은 상당히 난해한 일이다. 본 논문에서 제안한 정교한 클럭 게이팅은 동적으로 재구성 가능한 시스템에 아주 효율적으로 적용되었고 효과적인 결과를 도출하였다. 실험 결과는 본 논문에서 제시한 기법을 사용했을 시 사용하지 않았을 경우보다 최대 24%정도의 파워 절감 효과를 얻을 수 있었다. 또한 면적을 줄이기 위해서 기존의 일반적인 곱셈기를 사용하는 대신에 배럴 시프터(barrel shifter)를 이용한 곱셈기를 설계해 적용하였다. 기존 곱셈기를 제안한 곱셈기로 바꾸면 설계한 재구성 가능한 DSP의 구조상 많은 면적을 줄이는 것이 가능했다. 기존 곱셈기에 비해 제안된 곱셈기는 면적은 42%가 줄었으며, 전체적인 재구성 가능한 DSP의 면적에서 14% 감소한 결과를 도출하였다. 그러므로 본 논문은 재구성 가능한 특성을 갖는 IP의 단점인 파워 소모와 추가적인 면적을 효과적으로 보완한 면에 있어 큰 의의가 있다고 할 수 있다.