• Journal of Information Display
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• 제10권1호
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• pp.37-44
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• 2009

AiPi technology incorporates an embedded clock and control scheme with a point-to-point bus topology, thereby having the smallest possible number of interface lines between a timing controller and column drivers. A point-to-point architecture boosts the data rate and reduces the number of interface lines, because impedance matching can be easily achieved. An embedded clock and control scheme is implemented by means of multi-level signalling, which results in a simple clock/data recovery circuitry. A 46" AiPi-based 10-bit FHD prototype requires only 20 interface lines, compared to 38 lines for mini-LVDS. The measured maximum data rate per data pair is more than 800 Mbps.

• 한국철도학회논문집
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• 제19권2호
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• pp.170-186
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• 2016

본 논문에서는 철도 시스템에서 안전무결성수준 평가를 위한 다단계 퍼지 리스크 그래프를 제안한다. 본 모델은 입력변수의 모호함과 주관적 전문가 판단의 단점을 보완하는 것을 목적으로 한다. 다단계 퍼지 리스크 그래프 모델은 2단계로 구성된다. 본 논문에서는 첫 번째 퍼지화를 위한 상세 입력 변수가 제안되고 첫 번째 단계에서 퍼지 이론을 적용하여 기존의 리스크 그래프 입력 변수인 심각도, 노출도, 회피도, 요구율을 산정한다. 퍼지 추론 및 역퍼지화 결과 2단계에서 적용할 입력변수가 도출된다. 두 번째 단계에서는 식별된 해당 해저드에 대하여 안전 무결성 수준과 허용 해저드율을 산정하여 안전 요구사항을 수립한다. 또한 다단계 퍼지 리스크 그래프 모델을 검증하기 위해 CENELEC SC 9XA WG A10 보고서에 소개된 건널목 시스템을 대상으로 한 안전성 평가 결과와 비교하여 모델을 검증하였으며, 철도 분야의 초기 개념 설계 단계 안전성 요구사항을 수립 시 적용할 수 있다.