• 한국통신학회논문지
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• 제26권11B호
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• pp.1556-1564
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• 2001

SFH (저속 주파수 도약) 시스템에서는 주파수 슬롯의 히트에 대처하기 위하여, 보통 Reed-Solomon 부호와 인터리빙을 사용한다. SI (Side Information)를 이용하여 히트되는 심볼을 이레이져 처리하는 EE (Errors-and-Erasure) 복호 방식의 패킷 단위 오류 율에 대해서는 많은 분석이 이루어졌으나, 오경보와 미탐지가 발생하는 불완전한 Sl를 이용할 때의 BER 성능에 대해서는 Monte Carlo 시뮬레이션에 의한 분석만이 행하여 졌을 뿐이다. 본 논문에서는 테스트 패턴을 사용하여 얻은 SI에 오경보와 미탐지가 존재하는 상황에서 SFH 시스템의 BER을 추정하는수식을 제안한다. Sl에 오류가 존재하지 않는다는 가정을 사용하지 않고, 심볼의 비트 오류의 수를 추정하여 SFH시스템의 BER을 추정한 값과 시뮬레이션으로 얻어진 BER을 비교하여 두 결과가 일치함을 확인하였다. 또한 기존의 연구에서 얻은 수식들은 본 연구에서 제안하는 수식으로부터 유도할 수 있음을 보였다.

• 한국정보과학회논문지:시스템및이론
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• 제31권3_4호
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• pp.170-186
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• 2004

최근 멀티미디어, 신호처리와 같은 실시간 응용들에 대해서 그 응용에 속한 태스크들이 일정한 확률로 마감시간을 만족하는 것을 보장하는, 소위 확률적 보장을 제공하는 것이 점점 더 중요해지고 있다. 확률적 보장을 제공하기 위해서는 주어진 시스템에서 각 태스크의 마감시간 위반확률(deadline miss probability)을 예측할 수 있는 분석 방법이 필요하다. 본 논문에서는 Rate Monotonic 또는 Earliest Deadline First와 같은 우선순위 스케줄링을 사용하는 시스템에서 각 태스크의 마감시간 위반확률을 정확하게 계산하는 분석 방법을 제안한다. 제안하는 분석 방법은 임의의 실행 시간 분포를 갖는 태스크들에 대해서 각각의 응답 시간 분포를 정확하게 계산함으로써 개별 태스크들의 마감시간 위반확률을 결정한다. 본 논문에서는 실험을 통해서 제안하는 분석 방법의 정확성을 검증하였고, 기존의 다른 분석 방법보다 우수함을 보였다.

• Journal of Computing Science and Engineering
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• 제11권2호
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• pp.58-68
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• 2017

While graphics processing units (GPUs) can be used to improve the performance of real-time embedded applications that require high throughput, it is challenging to estimate the worst-case execution time (WCET) of GPU programs, because modern GPUs are designed for improving the average-case performance rather than time predictability. In this paper, a reordering framework is proposed to regulate the access to the GPU data cache, which helps to improve the accuracy of the estimation of GPU L1 data cache miss rate with low performance overhead. Also, with the improved cache miss rate estimation, tighter WCET estimations can be achieved for GPU programs.

• 제어로봇시스템학회논문지
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• 제17권9호
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• pp.947-953
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• 2011

Radome aberration error causes degradation of miss distance as well as stability of high maneuver missile system with RF seeker. A study about radome compensation method is important in this kind of missile system design. Several kinds of methods showed good compensation performance in their paper. Proposed adaptive Particle filter estimates line of sight rate excluding the radome induced error. This paper shows effectiveness of adaptive Particle filter as compensation method of radome aberration error. Robust performance of this filter depends on external aiding measurement, target acceleration. Tuning of system error covariance can make this filter unsensitive against the error of target acceleration information. This paper demonstrates practical usage of adaptive Particle filter for reducing miss distance and increasing stability against disturbance of radome aberration error through performance analysis.

• 한국정보과학회논문지:시스템및이론
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• 제28권5호
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• pp.236-244
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• 2001

디스크배열 또는 RAID 시스템은 저렴한 비용으로 대용량 저장공간을 제공할 수 있으나, VOD 서비스와 같은 대규모 멀티미디어 서비스에 대해서는 아직 충분한 입출력 속도를 지원하지 못하고 있다. 보다 높은 대역폭을 지원하기 위해 다수의 디스크 컨트롤러를 채용한 다중 디스크배열에서 스트라이프를 전체 디스크에 효과적으로 분산시키기 위한 수직 스트라이핑 모델이 이용되고 있다. VOD 서비스 이용자가 고품질의 동영상을 감상하기 위해서는, 응용프로그램이 요청한 마감시간까지 저장장치에 기록되어 있는 데이터를 읽어와야 한다. 본 논문에서는 효과적이 VOD 서비스 지원을 위해, 다중 디스크배열에서 각 디스크 컨트롤러의 지역 요청큐로 분산된 입출력 요청들을 스케쥴링하여 마감시간 초과율(deadline miss rate)을 줄이기 위한 알고리즘을 제안한다. 이 알고리즘은 VOD 서버와 같이 데이터 읽기 작업이 많은 멀티미디어 서비스에 적합하도록 설계되었다. 시뮬레이션 결과, 제안된 알고리즘이 마감시간 초과율을 평균 41.5% 감소시킴을 알 수 있었다.

• 한국차세대컴퓨팅학회논문지
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• 제13권3호
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• pp.72-83
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• 2017

GPU는 다수의 워프를 병렬적으로 수행함으로써 레이턴시를 숨기면서 높은 처리량을 제공할 수 있다. 만약 GPU에서 캐쉬에 대한 요청이 미스를 발생시킨다면 하위 메모리로부터 요청한 데이터를 받을 때까지 MSHR(Miss Status Holding Register)을 통해 미스 정보를 추적하고 다른 워프를 수행한다. 최신 GPU에서는 캐쉬 자원에 대한 과도한 요청이 발생한 경우 자원점유 실패가 발생하여 GPU 자원을 충분히 활용할 수 없는 경우가 자주 발생한다. 본 논문에서는 MSHR 자원 부족으로 인해 발생하는 성능 감소를 줄이고자 새로운 워프 스케줄링 기법을 제안한다. L1 데이터 캐쉬에서 각 워프별 캐쉬 미스율은 긴 사이클 동안 비슷하게 유지되는 특성을 이용하여 각 워프들의 캐쉬 미스율을 예측하고, 이를 바탕으로 MSHR의 자원을 더 이상 사용할 수 없는 상태에서는 낮은 캐쉬 미스율을 보일 것으로 예측되는 워프들과 연산 위주 워프들을 우선적으로 이슈 한다. 제안하는 기법은 예측된 캐쉬 미스율과 MSHR 상태를 기반으로 캐쉬 자원을 더 효율적으로 사용함으로써 GPU 성능을 향상시킨다. 실험 결과, 제안된 기법은 LRR(Loose Round Robin) 정책에 비해 자원점유실패 사이클이 25.7% 감소하고 IPC(Instruction Per Cycle)가 6.2% 증가한다.

• 한국정보과학회논문지:시스템및이론
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• 제37권5호
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• pp.292-303
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• 2010

온칩(on-chip) 캐쉬는 외부 메모리로의 접근을 감소시키며 빈번하게 접근되기 때문에 내장형 시스템의 성능과 에너지 소비 측면에서 중요한 역할을 한다. 본 논문에서는 내장형 시스템에 맞추어 설계된 2-레벨 데이터 캐쉬 메모리 구조를 제안하고자 한다. 레벨1(L1) 캐쉬의 구성으로 작은 크기, 직접시장(direct-mapped) 그리고 바로쓰기(write-through)를 채용한다. 대조적으로 레벨2(L2) 캐쉬는 보통의 캐쉬 크기와 집합연관(set-associativity) 그리고 나중쓰기(write-back) 정책을 채용한다. 결과적으로 L1 캐쉬는 빠른 접근 시간을 가지며 (한 사이클 이내) L2 캐쉬는 전체 캐쉬의 미스율(global miss rate)을 낮추는데 효과적이다. 작은 크기의 L1 데이터 캐쉬로 인한 증가된 캐쉬 미스율(miss rate)을 줄이기 위해 ECP(Early Cache hit Predictor)기법을 제안하였다. 제안된 ECP기법은 L1 캐쉬 히트 예측을 통해서 요청된 데이터가 L1 캐쉬에 있는지 예측할 수 있으며 추가적으로, ALU를 필요로 하지 않고 빠르게 유효주소(effective address)계산을 할 수 있다. 또한, 두 캐쉬 계층간 바로쓰기(write-through) 정책에서 오는 빈번한 L2 캐쉬 접근으로 인한 에너지 소비를 줄이기 위해 지정웨이 쓰기(one-way write) 기법을 제안하였다. 제안된 지정웨이 쓰기 기법을 이용하면 바로쓰기 정책으로 인한 L1 캐쉬에서 L2 캐쉬로의 쓰기 접근시 태그(tag) 비교 과정을 거치지 않고 하나의 지정된 웨이를 바로 접근할 수 있다. 사이클 단위 정확도의 시뮬레이터와 내장형 벤치마크를 이용한 실험 결과 본 논문에서 제안한 2-레벨 데이터 캐쉬 메모리 구조는 평균적으로 3.6%의 성능향상과 50%의 데이터 캐쉬 에너지 소비를 감소 시켰다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제32권10호
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• pp.1003-1012
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• 2005

내장형 시스템과 범용 시스템의 가장 큰 차이는 유한한 전력인 배터리를 사용한다는 것과 대용량의 디스크를 사용하지 않고 메모리에 의존한다는 것이다. 특히 멀티미디어 데이타를 처리하는 응용프로그램이 늘어감에 따라 메모리 사용량이 기하급수적으로 증가하고 있어서 메모리가 성능과 에너지 소비의 병목지점으로 작용하게 되었다. 따라서 데이타 접근 비용을 줄이고자 하는 시도가 많이 이루어지고 있다. 대부분의 프로그램은 지역성을 갖는다. 지역성은 한번 참조된 데이타가 조만간 다시 참조된다는 시간적 지역성(temporal locality)과 근접한 곳에 할당된 데이타끼리 함께 참조된다는 공간적 지역성(spatial locality)으로 나눌 수 있다. 최근의 많은 임베디드시스템은 이 두 가지 지역성을 이용한 캐시 메모리를 사용함으로써 메모리 접근 시간을 대폭 줄이고 있다. 우리는 이 논문에서 낭비되는 메모리 공간을 줄이고, 캐시 실패율(cache miss rate)과 프로그램 수행시간을 줄일 수 있도록 구조체 형식의 데이타를 항목(field)별로 재배치시키는 알고리즘을 제안하고자 한다. 이 알고리즘은 동적으로 할당되는 구조체의 각 필드를 압축된 형태로 모아서 재배치함으로써, 실험에서 사용한 Olden 벤치마크의 Ll캐시 실패는 평균 $13.9\%$를, L2 캐시 실패는 평균 $15.9\%$를 이전 연구들보다 줄일 수 있었다. 수행시간 또한 이전의 방법보다 평균 $10.9\%$ 줄인 결과를 얻을 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제28권12호
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• pp.685-697
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• 2001

캐쉬 메모리는 명령어와 데이터의 참조시간을 줄이기 위하여 프로세서에 의해 참조되어질 가능성이 높은 주 메모리의 내용을 일시적으로 저장하는 용량이 작고 빠른 메모리이다. 본 논문에서는 슈퍼스칼라 프로세서에 적용될 수 있는 네 가지 명령어 캐쉬 구조에 대하여 캐쉬 미스와 분기예측 실패를 고려한 해석적 모델을 제안하고 성능을 분석하였다. 슈퍼스칼라 구조의 다양한 파라미터들을 정의하여 명령어 페치를 모델링하였으며, 해석적 모델의 타당성을 검증하기 위하여 시뮬레이션을 수행하여 얻은 결과와 비교하였다. 명령어 페치율에 있어서는 분기예측 실패로 인한 영향보다는 캐쉬 미스로 인한 성능저하가 더욱 큰 것으로 나타났다. 본 연구를 통하여 얻은 해석적 모델을 사용하면 시뮬레이션에서는 드러나지 않는 성능제약의 원인에 대한 명확한 규명이 가능하며, 캐쉬 성능에 있어서 캐쉬 미스와 분기예측 실패간의 관계에 대한 정확한 분석이 가능하다.

• 한국통신학회논문지
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• 제38B권1호
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• pp.10-17
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• 2013

본 논문은 분기 예측을 지원하는 임베디드 코어 자동 생성 시스템을 제안한다. 제안된 시스템은 동적 분기 예측모듈에 히스토리/분기방향 flag가 추가된 BTAC(Branch Target Address Cache)를 포함하여 타겟 어플리케이션의 수행 속도를 향상 시킬 수 있도록 하였다. 시뮬레이션으로부터 해당 어플리케이션의 분기 정보를 추출하고 이를 토대로 BHT(Branch History Table)와 BTAC의 entry를 결정한다. 제안된 분기 예측의 효율성을 검증하기 위해서 동적 분기 예측 모듈을 포함하는 ARM9TDMI 코어를 SMDL로 기술하고 코어를 생성하였다. 실험 결과는 entry의 수에 따라 면적은 60%까지 증가하였고 어플리케이션의 수행 사이클과 BTAC의 miss rate는 평균 1.7%, 9.6%씩 감소하였다.