• 한국진공학회지
• /
• 제16권5호
• /
• pp.348-352
• /
• 2007

반도체 기술이 초고집적화 되어감에 따라 미세화공정에 의하여 소자의 크기가 급격히 줄어들고 있으며, 공정에서는 선폭이 크게 줄어드는 추세이다. 또한 박막을 다층으로 제조하여 소자의 집적도를 높이는 것이 중요한 이슈가 되고 있다. 이와 같은 수많은 제조 공정을 거치는 동안, Si 기판과 금속 박막사이에는 확산에 의한 많은 문제점들이 발생되고 있기 때문에, 이러한 금속과 Si 사이의 확산을 방지하는 것이 큰 이슈로 부각되어 왔다. 특히 Cu는 낮은 온도에서도 Si과 확산을 일으켜 Si 기판과 접합에서 확산에 의한 소자 failure 등이 문제로 발생하게 되며, 또한 선폭이 줄어듦에 따라 고열이 발생하여 실리콘으로 spiking이 발생하게 된다. 이를 방지하기 위하여 본 논문에서는 질소와 탄소를 첨가한 3개의 화합물로 구성된 Tungsten-Carbon-Nitrogen (W-C-N) 확산방지막을 사용하였다. 실험은 물리적 기상 증착법(PVD)으로 질소비율을 변화하며 확산방지막을 증착하였고, 이를 여러 가지 온도에서 열처리하여 열적인 안정성에 대한 실험을 실시하였다. 결정구조를 확인하기 위하여 X-ray Diffraction 분석을 통하여 확산방지막의 특성을 연구하였다.

• 마이크로전자및패키징학회지
• /
• 제7권3호
• /
• pp.31-36
• /
• 2000

RF(radio Frequency)용 MCM(Multichip Module)-D 기판 내장형 인덕터를 개발하였다. MCM 기술은 고밀도 패키징 기술로서 주로 디지털회로에 많이 적용되어 왔으나, 최근에는 아날로그회로 및 디지털회로가 혼재된 혼성신호 및 초고주파 회로에도 적용되고 있다. 혼성신호에서는 능동소자 주변에 많은 수의 수동소자가 연결되므로 MCM-D 기판에 수동소자를 내장시키면 원가절감과 시스템의 크기 축소 및 경량화를 이를 수 있을 뿐 아니라, 성능과 신뢰성을 향상시킬 수 있다. 본 논문에서 MCM-D 기판은 Cu/감광성 BCB(Benzocyclobutene)를 각각 금속배선 및 절연막 재료로 사용하였고, 금속배선은 Ti/Cu를 각각 1000 $\AA$/3000 $\AA$으로 스퍼터한 후 fountain 방식으로 전기 도금하여 3 $\mu\textrm{m}$ Cu를 형성하였으며, 인덕터는 coplanar구조로 하여 기존의 반도체 공정을 이용하여 MCM-D기판에 인덕터를 안정적으로 내장시키고 전기적 특성을 측정하였다.

• Korean Chemical Engineering Research
• /
• 제48권2호
• /
• pp.172-177
• /
• 2010

본 논문에서는 SOFC 금속연결재로서 Crofer22APU를 적용하고자 표면에 전도성 산화막($La_{0.8}Sr_{0.2}CoO_3$)을 습식코팅 후, SOFC 작동환경에서 산화거동, 전기적 특성변화 및 미세구조 변화를 관찰하였다. 코팅 전 샌드블러스트 장치를 이용한 Crofer22APU 표면처리를 통하여 코팅막/금속의 접합특성을 개선시킬 수 있었으며, 320 mesh의 입자크기를 갖는 알루미나 분말을 이용하여 표면처리한 경우 접착특성이 극대화되었다.$La_{0.8}Sr_{0.2}CoO_3$ 코팅된 시편의 전기적 특성 평가는 4-wire 법을 이용하여 SOFC 작동환경에서 약 4,000 시간 장기성능 평가하였으며 $12mW{\cdot}cm^2$의 낮은 면저항값을 얻을 수 있었다. 실험종료 후 미세구조 분석결과에서도 전도성 산화막($La_{0.8}Sr_{0.2}CoO_3$) 코팅이 금속의 부식으로 인한 산화층의 생성속도를 늦추고 이로 인한 금속의 전기적 특성이 감소하는 것을 방지하는데 유효함을 확인하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
• /
• pp.338-338
• /
• 2013

Monolithic three-dimensional integrated circuits (3D-ICs) 구현 시 bonding 과정에서 발생되는 aluminum (Al) 이나 copper (Cu) 등의 interconnect metal의 확산, 열적 스트레스, 결함의 발생, 도펀트 재분포와 같은 문제들을 피하기 위해서는 저온 공정이 필수적이다. 지금까지는 polymer 기반의 bonding이나 Cu/Cu와 같은 metal 기반의 bonding 등과 같은 저온 bonding 방법이 연구되어 왔다. 그러나 이와 같은 bonding 공정들은 공정 시 void와 같은 문제가 발생하거나 공정을 위한 특수한 장비가 필수적이다. 반면, 두 물질의 합금을 이용해 녹는점을 낮추는 eutectic bonding 공정은 저온에서 공정이 가능할 뿐만 아니라 void의 발생 없이 강한 bonding 강도를 얻을 수 있다. Aluminum-germanium (Al-Ge) 및 aluminum-indium (Al-In) 등의 조합이 eutectic bonding에 이용되어 각각 $424^{\circ}C$ 및 $454^{\circ}C$의 저온 공정을 성취하였으나 여전히 $400^{\circ}C$이상의 eutectic 온도로 인해 3D-ICs의 구현 시에는 적용이 불가능하다. 이러한 metal 조합들에 비해 indium (In)과 tin (Sn)은 각각 $156^{\circ}C$ 및 $232^{\circ}C$로 굉장히 낮은 녹는점을 가지고 있기 때문에 In-Sn 조합은 약 $120^{\circ}C$ 정도의 상당히 낮은eutectic 온도를 갖는다. 따라서 본 연구팀은 In-Sn 조합을 이용하여 $200^{\circ}C$ 이하에서monolithic 3D-IC 구현 시 사용될 eutectic bonding 공정을 개발하였다. 100 nm SiO2가 증착된 Si wafer 위에 50 nm Ti 및 410 nm In을 증착하고, 다른Si wafer 위에 50 nm Ti 및 500 nm Sn을 증착하였다. Ti는 adhesion 향상 및 diffusion barrier 역할을 위해 증착되었다. In과 Sn의 두께는 binary phase diagram을 통해 In-Sn의 eutectic 온도인 $120^{\circ}C$ 지점의 조성 비율인 48 at% Sn과 52 at% In에 해당되는 410 nm (In) 그리고 500 nm (Sn)로 결정되었다. Bonding은 Tbon-100 장비를 이용하여 $140^{\circ}C$, $170^{\circ}C$ 그리고 $200^{\circ}C$에서 2,000 N의 압력으로 진행되었으며 각각의 샘플들은 scanning electron microscope (SEM)을 통해 확인된 후, 접합 강도 테스트를 진행하였다. 추가로 bonding 층의 In 및 Sn 분포를 확인하기 위하여 Si wafer 위에 Ti/In/Sn/Ti를 차례로 증착시킨 뒤 bonding 조건과 같은 온도에서 열처리하고secondary ion mass spectrometry (SIMS) profile 분석을 시행하였다. 결론적으로 본 연구를 통하여 충분히 높은 접합 강도를 갖는 In-Sn eutectic bonding 공정을 $140^{\circ}C$의 낮은 공정온도에서 성공적으로 개발하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
• /
• pp.377-377
• /
• 2012

Microprocessor technology now relies on copper for most of its electrical interconnections. Because of the high diffusivity of copper, Atomic layer deposition (ALD) $TaN_x$ is used as a diffusion barrier to prevent copper diffusion into the Si or $SiO_2$. Another problem with copper is that it has weak adhesion to most materials. Strong adhesion to copper is an essential characteristic for the new barrier layer because copper films prepared by electroplating peel off easily in the damascene process. Thus adhesion-enhancing layer of cobalt is placed between the $TaN_x$ and the copper. Because, cobalt has strong adhesion to the copper layer and possible seedless electro-plating of copper. Until now, metal film has generally been deposited by physical vapor deposition. However, one draw-back of this method is poor step coverage in applications of ultralarge-scale integration metallization technology. Metal organic chemical vapor deposition (MOCVD) is a good approach to address this problem. In addition, the MOCVD method has several advantages, such as conformal coverage, uniform deposition over large substrate areas and less substrate damage. For this reasons, cobalt films have been studied using MOCVD and various metal-organic precursors. In this study, we used $C_{12}H_{10}O_6(Co)_2$ (dicobalt hexacarbonyl tert-butylacetylene, CCTBA) as a cobalt precursor because of its high vapor pressure and volatility, a liquid state and its excellent thermal stability under normal conditions. Furthermore, the cobalt film was also deposited at various $H_2/NH_3$ gas ratio(1, 1:1,2,6,8) producing pure cobalt thin films with excellent conformality. Compared to MOCVD cobalt using $H_2$ gas as a reactant, the cobalt thin film deposited by MOCVD using $H_2$ with $NH_3$ showed a low roughness, a low resistivity, and a low carbon impurity. It was found that Co/$TaN_x$ film can achieve a low resistivity of $90{\mu}{\Omega}-cm$, a low root-mean-square roughness of 0.97 nm at a growth temperature of $150^{\circ}C$ and a low carbon impurity of 4~6% carbon concentration.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
• /
• pp.431-432
• /
• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.

• 한국진공학회지
• /
• 제17권6호
• /
• pp.518-522
• /
• 2008

반도체 집적도의 비약적인 발전으로 박막은 더욱 다층화 되고 선폭은 더욱 미세화가 진행되었다. 이러한 악조건에서 소자의 집적도를 계속 향상시키기 위하여 많은 연구가 진행되고 있다. 특히 소자 집적도 향상으로 금속 배선 공정에서는 선폭의 미세화와 배선 길이 증가로 인한 RC지연이 발생하게 되었다. 이를 방지하기 위하여 Al보다 비저항이 작은 Cu를 배선물질로 사용하여야 하며, 또한 일부 공정에서는 이미 사용하고 있다. 그러나 Cu를 금속배선으로 사용하기 위해 해결해야 할 가장 큰 문제점은 저온에서 쉽게 Si기판과 반응하는 문제이다. 현재까지 본 실험실에서는 tungsten (W)을 주 물질로 W-C-N (tungsten- carbon - nitrogen) 확산방지막을 증착하여 연구를 하였으며, $\beta$-ray, XRD, XPS 분석을 통하여 고온에서도 Cu의 확산을 효과적으로 방지한다는 연구 결과를 얻었다. 이 연구에서는 기존 연구에 추가적으로 W-C-N 확산방지막의 표면을 Nano-Indenter System을 이용하여 확산방지막 표면강도 변화를 분석하여 확산방지막의 물성 특성을 연구하였다. 이러한 연구를 통하여 박막내 불순물인 질소가 포함된 박막이 고온 열처리 과정에서 보다 안정적인 표면강도 변화를 나타내는 연구 결과를 얻었으며, 이로부터 박막의 물성 분석을 실시하였다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
• /
• pp.239-240
• /
• 2008

As semiconductor devices are scaled down for better performance and more functionality, the Cu-based interconnects suffer from the increase of the resistivity of the Cu wires. The resistivity increase, which is attributed to the electron scattering from grain boundaries and interfaces, needs to be addressed in order to further scale down semiconductor devices [1]. The increase in the resistivity of the interconnect can be alleviated by increasing the grain size of electroplating (EP)-Cu or by modifying the Cu surface [1]. Another possible solution is to maximize the portion of the EP-Cu volume in the vias or damascene structures with the conformal diffusion barrier and seed layer by optimizing their deposition processes during Cu interconnect fabrication, which are currently ionized physical vapor deposition (IPVD)-based Ta/TaN bilayer and IPVD-Cu, respectively. The use of in-situ etching, during IPVD of the barrier or the seed layer, has been effective in enlarging the trench volume where the Cu is filled, resulting in improved reliability and performance of the Cu-based interconnect. However, the application of IPVD technology is expected to be limited eventually because of poor sidewall step coverage and the narrow top part of the damascene structures. Recently, Ru has been suggested as a diffusion barrier that is compatible with the direct plating of Cu [2-3]. A single-layer diffusion barrier for the direct plating of Cu is desirable to optimize the resistance of the Cu interconnects because it eliminates the Cu-seed layer. However, previous studies have shown that the Ru by itself is not a suitable diffusion barrier for Cu metallization [4-6]. Thus, the diffusion barrier performance of the Ru film should be improved in order for it to be successfully incorporated as a seed layer/barrier layer for the direct plating of Cu. The improvement of its barrier performance, by modifying the Ru microstructure from columnar to amorphous (by incorporating the N into Ru during PVD), has been previously reported [7]. Another approach for improving the barrier performance of the Ru film is to use Ru as a just seed layer and combine it with superior materials to function as a diffusion barrier against the Cu. A RulTaN bilayer prepared by PVD has recently been suggested as a seed layer/diffusion barrier for Cu. This bilayer was stable between the Cu and Si after annealing at $700^{\circ}C$ for I min [8]. Although these reports dealt with the possible applications of Ru for Cu metallization, cases where the Ru film was prepared by atomic layer deposition (ALD) have not been identified. These are important because of ALD's excellent conformality. In this study, a bilayer diffusion barrier of Ru/TaCN prepared by ALD was investigated. As the addition of the third element into the transition metal nitride disrupts the crystal lattice and leads to the formation of a stable ternary amorphous material, as indicated by Nicolet [9], ALD-TaCN is expected to improve the diffusion barrier performance of the ALD-Ru against Cu. Ru was deposited by a sequential supply of bis(ethylcyclopentadienyl)ruthenium [Ru$(EtCp)_2$] and $NH_3$plasma and TaCN by a sequential supply of $(NEt_2)_3Ta=Nbu^t$ (tert-butylimido-trisdiethylamido-tantalum, TBTDET) and $H_2$ plasma. Sheet resistance measurements, X-ray diffractometry (XRD), and Auger electron spectroscopy (AES) analysis showed that the bilayer diffusion barriers of ALD-Ru (12 nm)/ALD-TaCN (2 nm) and ALD-Ru (4nm)/ALD-TaCN (2 nm) prevented the Cu diffusion up to annealing temperatures of 600 and $550^{\circ}C$ for 30 min, respectively. This is found to be due to the excellent diffusion barrier performance of the ALD-TaCN film against the Cu, due to it having an amorphous structure. A 5-nm-thick ALD-TaCN film was even stable up to annealing at $650^{\circ}C$ between Cu and Si. Transmission electron microscopy (TEM) investigation combined with energy dispersive spectroscopy (EDS) analysis revealed that the ALD-Ru/ALD-TaCN diffusion barrier failed by the Cu diffusion through the bilayer into the Si substrate. This is due to the ALD-TaCN interlayer preventing the interfacial reaction between the Ru and Si.

• 한국신재생에너지학회:학술대회논문집
• /
• 한국신재생에너지학회 2010년도 추계학술대회 초록집
• /
• pp.80.1-80.1
• /
• 2010

A strontium titanate ($SrTiO_3$)-based material with a perovskite structure is considered to be one of the promising alternatives to $LaCrO_3$-based materials since $SrTiO_3$ perovskite shows a high chemical stability under both oxidizing and reducing atmospheres at high temperatures. $SrTiO_3$ materials exhibit an n-type semiconducting behavior when it is donor-doped and/or exposed to a reducing atmosphere. In this work, $Sr_{1-x}La_xTi_{1-y}M_yO_3$ materials doped with $La^{3+}$ in A-sites and aliovalent transition metal ions ($M^{n+}$) in B-sites were synthesized by the modified Pechini method. The X-ray diffraction analysis indicated that the materials synthesized by the Pechini process exhibited a single curbic perovskite-type structure without any impurity phases, and are tolerant, to some extent, to cation doping. The sintering behaviors of $Sr_{1-x}La_xTi_{1-y}M_yO_3$ in $H_2/N_2$ and air were characterized by dilatometry and microstructural observations. The electrical conduction mechanism and the dopant effect are discussed based on the defect structures and the electrical conductivities measured at various oxygen partial pressures and temperatures.

• 한국신재생에너지학회:학술대회논문집
• /
• 한국신재생에너지학회 2010년도 추계학술대회 초록집
• /
• pp.72.2-72.2
• /
• 2010

평판형 고체산화물 연료전지 스택의 고온 밀봉 구조에 대하여 설명하고 스택 운전 후 사후 분석을 통하여 밀봉재와 금속 분리판의 계면반응에 대하여 고찰하였다. 대표적인 고온 밀봉재인 Barium-Silicate 계 결정화 유리와 Fe-Cr 계 금속 분리판은 스택의 작동온도인 $700{\sim}850^{\circ}C$ 에서 고온 반응을 통하여 계면에 반응생성물을 형성하는 것이 확인되었다. 이러한 계면반응은 장기 운전시 SOFC 스택 성능 저하의 원인이 되고, 열 싸이클(작동온도${\leftrightarrow}$상온)을 가하면 계면반응 생성물이 delamination 되어 밀봉구조가 파괴되어 수명을 단축시키게 된다. 계면반응은 Fe-Cr 계 금속 분리판의 산화물인 Cr 산화물, Fe 산화물이 밀봉유리 소재와 반응을 일으키는 것이 주요 원인으로 판명되었다. SOFC 스택에서 열 싸이클시 계면반응에 의하여 기밀도가 감소하는 현상이 확인되었으며, 밀봉 구조의 어느 부분에서 계면반응이 진행되는지 관찰하였다. 이러한 계면반응을 막기 위해서는 금속 분리판과 밀봉유리 사이에 계면반응을 억제하는 보호층을 형성하는 방법이 효과적이다. 본 연구에서는 보호층으로서 밀봉유리 및 Fe-Cr 계 금속 분리판과의 계면반응성이 낮고 열팽창 계수가 비슷한 Yttria Stabilized Zirconia 층을 APS(Atmospheric Plasma Spray) 공정을 이용하여 형성하였다. 밀봉유리/YSZ 보호층/금속분리판은 gas-tight 한 밀봉 구조를 형성하였으며, YSZ 보호층은 밀봉유리와 Fe-Cr 계 금속 분리판 소재와 계면반응을 효과적으로 억제하는 것이 확인되었다.