• 컴퓨터교육학회논문지
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• 제16권3호
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• pp.99-105
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• 2013

ASIC설계에서 FPGA를 이용한 에뮬레이션은 설계 검증을 위한 필수 단계이다. ASIC으로 설계된 모델을 가능한 최대 동작주파수로 에뮬레이션하기 위해서는 FPGA의 특성을 이해해야 한다. 본 논문은 FPGA의 주요 제조사인 Xilinx와 Altera의 여러 디바이스에 다양한 가산기와 MIPS CPU를 포팅하여, 디자인 복잡도에 따른 현대 FPGA의 특성을 연구하였다. 실험 결과, 일반적인 통념과는 다르게 1-bit 가산기를 기반으로 디자인한 RCA는 FPGA 내부의 carry-chain을 활용하지 못했고, 그 결과 다른 타입의 가산기보다 낮은 성능을 보였다. 또한, 본 연구를 통해 Xilinx와 Altera 제조사 별 FPGA 특성에 확연한 차이가 있음을 확인하였다. 즉, 동작속도에 최적화하여 설계된 Prefix 가산기를 Xilinx 디바이스에 포팅했을 때 저조한 동작주파수를 보였으나, Altera 디바이스에서는 IP Core와 비슷한 성능을 보였다. 이는 Altera 디바이스에서는 FPGA의 면적만 허락한다면 ASIC에 최적화된 설계를 그대로 사용하여도 에뮬레이션 성능에 영향을 미치지 않음을 시사한다. MIPS CPU를 통한 실험은 이를 뒷받침한다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2001년도 추계학술발표대회 논문집 제20권 2호
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• pp.9-12
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• 2001

본 논문에서는 유럽 통신 표준화기구인 ETSI 의 SMGll에서 채택된 GSM Full Rate(FR) 보코더 알고리wma[1]을 Teak DSP Core를 이용하여 실시간 구현하였다. GSM FR 보코더는 유럽에서 사용하는 통신 시스템인 GSM 의 full-rate Traffic Channel(TCH)의 표준 코덱[2]으로서 GSM HR, GSM EFR GSM AMR과 더불어 모뎀칩 내에 장착되는 필수적인 음성 서비스이다. 구현된 GSM FR는 13.05kbps의 비트율을 가지고 있으며, 인코더와 디코더 기능 외에 voice activity detection(VAD)[3]블록과 DTX[4]블록 등의 부가 기능도 구현되어 있다. 구현에 사용된 Teak[5]는 DSP Group 의 16bit고정 소수점 DSP core로서 최대 140MIPS 의 성능을 낼 수 있고 400bits ALU 와 두개의 MAC 이 장착되어 있어 음성 및 채널 부호화기의 실시간 처리에 최적화 되어있다. 구현된 GSM FR 은 인코더와 디코더 부분이 각각 약 235 MIPS 및 1.19MIPS 의 복잡도를 나타내며, 사용된 메모리는 프로그램 ROM 3.9K words, 데이터 ROM(table) 396 words 및 RAM 932words이다.

• 한국정보통신학회논문지
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• 제12권8호
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• pp.1370-1376
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• 2008

최근 우리는 인터넷 상에서 여러 뮤직 콘텐츠를 쉽게 접할 수 있으며, 이를 음원 저작권의 허가 없이 개인의 목적에 따라 쉽게 사용하고 있다. 이것으로 인해 뮤직 콘텐츠 시장의 피해가 심각해지고 붕괴의 우려 또한 가지고 있다. 이에 따라 지적 재산권 보호법이 개정되고 지적 재산권 소유자의 소유권 행사가 시작되고 있다. 이는 그들의 지적재산권을 보호하기 위한 방법으로서, 본 논문에서는 음원에 대한 지적 재산 소유권자와 이를 이용하려는 사용자간의 문제를 해결하고 뮤직 콘텐츠의 새로운 시장을 형성하고자 본 연구를 진행한다.

• 대한전자공학회논문지SD
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• 제42권4호
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• pp.61-68
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• 2005

MPEG-2 오디오 압축방식인 AAC(Advanced Audio Coding) LC(Low Complexity) 스테레오 부호화기를 고속으로 구현할 수 있는 칩을 32비트 DSP 코어를 기반으로 설계하고 0.25um CMOS 기술을 이용하여 제작하였다. 계산량과 메모리 용량을 줄이기 위하여 알고리즘 구현방법 측면에서 최적화를 하였으며, FFT(Fast Fourier Transform)를 하드웨어로 구현하여 고속화하였다. 제작된 칩의 크기는 $7.20\times7.20 mm^2$ 이었으며 등가 게이트는 약 830,000 이었으며 70MIPS 이내에서 AAC 부호화를 할 수 있음을 확인하였다.

• 스마트미디어저널
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• 제3권4호
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• pp.9-15
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• 2014

버츄얼 플랫폼은 SoC를 구성하는 프로세서 코어 및 주변장치들을 소프트웨어로 모델링한 것으로, 현재 국내외 대기업에서는 버츄얼 플랫폼을 활용한 Top-Down 설계 플로우를 기반으로 최적 SW+SoC 융합시스템 구조 설계 및 IP 재활용을 통해 개발한 다양한 플랫폼을 제품 개발에 활용하고 있다. 본 논문에서는 오픈 IP인 OpenRISC 프로세서 코어 기반의 버츄얼 플랫폼을 제안한다. 제안된 버츄얼 플랫폼은 타겟 코드를 호스트 코드로 변환하여 수행하는 코드 변환 기법을 사용하여 약 20 MIPS 급의 고속 에뮬레이션을 지원한다.

• 한국음향학회지
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• 제20권7호
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• pp.63-68
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• 2001

본 논문에서는 국제 통신 표준화기구인 ITU-T의 SG15에서 채택된 G.729 Annex A (이하G.729A)음성 부호화기를 ARM9 Thumb/sup R/ 프로세서 코어에 적용 가능하도록 전체 모듈을 다양한 최적화방법을 이용하여 어셈블리어로 실시간 구현하였다. G.729A는 8 kbit/s의 전송률을 갖는 ITU-T표준 음성 부호화기이며, 입력신호는 8 kHz로 샘플링되며 샘플당 16 비트로 양자화된 PCM신호이다. G.729A는 앞서 표준화된 G.729와 비트단위로 상호호환 가능하며 계산량을 대폭 감소시킨 버전이다. 구현된 G.729A음성 부호화기는 부호화기와 복호화기 부분이 각각 약 35 MIPS 및 8 MIPS의 복잡도를 나타내며, 사용된 메모리양은 프로그램 ROM 36.5 kBytes, RAM 6.3 kBytes이다 구현된 G.729A 음성 부호화기는 ITU-T에서 제공하는 9개의 테스트 벡터를 모두 통과하였다.

• 한국정보전자통신기술학회논문지
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• 제1권2호
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• pp.91-98
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• 2008

국내 지상파 DMB방송 표준에서는 2003년 말 국제 표준으로 제정한 MPEG-4 BSAC(Bit Sliced Arithmetic Coding) 오디오 복호화 방식를 표준으로 채택하였다. 본 논문에서는 MPEG-4 BSAC 오디오 복호화기의 주요 도구 및 모듈에 대해 32비트 고정소수점 연산으로 구현하고 ARM926EJ-S 프로세서에 인라인 어셈블리(Inline Assembly)를 적용하여 최적화 한다. 최적화에 대해 본 논문에서는 RISC프로세서인 ARM926EJ-S의 Core Cycle을 가장 높게 발생시키는 곱셈 및 MAC(Multiply And Accumulation)연산에 집중한다. 그리고 각 모듈 및 도구에서 빈번히 발생하는 곱셈 연산과 MAC연산의 처리를 효율적으로 하기 위하여 대상 프로세서인 ARM926EJ-S에서 사용 가능한 ARMv5용 어셈블리 명령어를 분석하여 사용한다. 최적화된 결과는 MIPS(Million Instruction Per Second)를 기준으로 평가한다. 구현 결과는 96kbps BSAC bitstream을 65MHz CPU clock에서 실시간으로 디코딩할 수 있음을 보여준다.

• 한국통신학회논문지
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• 제36권1B호
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• pp.71-79
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• 2011

본 논문은 어플리케이션에 최적화된 임베디드 시스템 설계에 있어 효율적인 설계 공간을 탐색할 수 있도록 머신 기술 언어를 기반으로 한 컴파일드 코드 방식 시뮬레이터 생성 시스템을 제안한다. 제안된 시스템 event-driven 시뮬레이션의 융통성을 유지하면서 많은 시뮬레이션 시간을 소요하는 인스트럭션 펫치와 디코딩 과정을 정적으로 결정하여 빠른 수행시간을 갖는 컴파일드 코드 방식 시뮬레이터를 생성한다. 생성된 시뮬레이터는 임베디드 코어의 성능 측정을 위한 사이클 수준과 인스트럭션 수준의 시뮬레이션을 가진다. 구축된 컴파일드 코드 방식 시뮬레이터 생성기의 효율성을 확인하기 위해 JPEG 인코더 어플리케이션에 대한 아키텍처 탐색을 수행하였다. 제안된 시스템은 MIPS R3000 프로세서의 초기 임베디드 코어로 시작하여 어플리케이션에 최적화된 임베디드 코어를 얻어내었다. 이 과정에서 많은 시뮬레이션 시간이 요구되었다. 사이클 수준 컴파일드 코드 빙식 시뮬레이터는 event-driven 시뮬레이션의 정확성을 가지며 평균 21.7%의 향상된 시뮬레이션의 수행 속도를 보인다.

• 한국통신학회논문지
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• 제35권12B호
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• pp.1758-1765
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• 2010

본 논문은 임베디드 코어의 설계 계층을 이용한 아키텍처 탐색 방법론을 제안한다. 제안된 방법은 다양한 설계 검증과 계층적인 설계 수준에 따른 성능 측정을 고려한 체계적인 아키텍처 탐색을 수행한다. 성능 측정 도구는 설계 모듈에 관련 있는 성능 데이터를 가진 프로파일을 생성한다. 프로파일 생성기는 설계 모듈과 성능 매개변수에 대한 연관 규칙을 얻기 위해 데이터마이닝을 수행한다. 프로파일 생성기의 추론 엔진은 다음 탐색 과정의 설계 성능을 향상시키는 새로운 연관 규칙을 얻는다. 제안된 아키텍처 탐색 방법론의 효율성을 확인하기 위해 JPEG 인코더, Chen-DCT, FFT의 어플리케이션에 대한 아키텍처 탐색을 수행하였다. 제안된 방법을 이용하여 설계된 임베디드 코어는 MIPS R3000의 초기 임베디드 코어에 비해 평균 60.8%의 수행 사이클 감소를 보인다.

• The Journal of the Acoustical Society of Korea
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• 제25권4E호
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• pp.137-141
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• 2006

This paper presents HE-AAC decoder optimization on TMS320C55x fixed-point DSP core using a DSP-C like FFR code, which provides fast and flexible porting to a DSP core. Our optimization efforts are focused on methodologies that include general optimization methods of FFR code suitable for general DSP or RISC platform in high-level language and software optimization methods in assembly language level. The implementation result requires 48 MIPS and 135 Kbytes memory space to decode 48 Kbps stereo using real Korean S-DMB data.