• 방송공학회논문지
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• 제16권4호
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• pp.624-634
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• 2011

최근 차세대 비디오 코딩 표준화를 위해 JCT-VC에서 HEVC라 불리는 새로운 비디오 압축 표준 기술을 개발하고 있다. HEVC는 H.264/AVC보다 높은 성능을 갖는 많은 부호화 기술을 채택하였다. 그중 색차 신호를 보간할 때 H.264/AVC에서 사용된 선형필터보다 좋은 성능을 가지는 DCT 기반으로 한 보간 필터를 사용하고 있다. 본 논문에서는 H.264/AVC에서 사용된 FIR필터와 선형필터를 통합한 필터를 제안하여 부호화 효율을 높이는 방법을 제안한다. 제안하는 방법과 DCT 기반으로 한 보간 필터와 비교하였을 때 실험결과로 제안한 방법은 random access구조의 high efficiency 경우 색차성분 U,V에서 각각 평균 0.9%, 1.1%의 BD-rate가 감소하였고,random access의 low complexity 구조인 경우 색차성분 U,V에서 각각 평균 1.1%, 1.1%의 BD-rate가 감소하였고, low delay의 high efficiency 구조인 경우 색차성분 U,V에서 각각 평균 0.9%, 1.4%의 BD-rate가 감소하였고, low delay 구조의 low complexity인 경우 색차성분 U,V에서 각각 평균 1.8%, 1.8%의 BD-rate가 감소하였다.

• 한국통신학회논문지
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• 제35권11A호
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• pp.1027-1037
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• 2010

본 논문에서는 블록 대각화 프리코딩 기법을 사용하는 다중 사용자 MIMO-OFDM 하향링크 시스템에서 전체시스템의 복잡도와 계산양을 감소시키기 위한 선형 보간법 기반 블록 대각화 프리코딩 근사화 기법을 제안한다. 일반적인 블록 대각화 프리코팅 기법을 다중 사용자 MIMO-OFDM 시스템에 그대로 적용할 경우 계산양이 부반송파의 수에 비례하여 증가하는 단점이 존재한다. 제안하는 선형 보간법 기반 블록 대각화 프리코딩 근사화 기법은 시스템의 복잡도와 계산양을 감소시키기 위하여 선형 보간법을 프리코딩 행렬의 근사화에 사용하여 성능을 최대한 유지하면서 계산양을 매우 크게 감소시킬 수 있다. 본 논문에서 제안된 선형 보간법 기반 블록 다각화 프리코딩 근사화 기법을 이용하여 시스템의 계산양을 매우 감소시킬 수 있음을 모의실험을 통해 증명했다.

• 한국통신학회논문지
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• 제35권4C호
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• pp.329-336
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• 2010

분산 소스 부호화 시스템은 복호복잡도가 높다는 문제점을 갖는다. 본 논문에서는 신드롬 기반의 분산 소스 부호인 low-density parity check accumulate (LDPCA) 부호의 복호복잡도를 효율적으로 낮추기 위하여 LDPC 부호에 사용되는 각종 정지조건을 LDPCA 복호기에 적용하고 이에 따른 복잡도를 평가하였다. 대표적으로 convergence of mean magnitude (CMM) 정지 조건을 적용하여, 정지 조건을 사용하지 않았을 때보다 압축부호율 손실을 2% 이하로 발생시키며 약 85%의 복호복잡도 감소 효과를 얻을 수 있었다. 더불어 사용되는 부호의 성능을 파악하고 있을 때 초기에 과잉 신드롬을 전송하는 방법과, 채널 정보가 얻기 힘든 경우 기존 정지조건을 부호율 적응적인 LDPCA 부호에 적합하게 수정하는 방법을 제안하였다.

• Journal of information and communication convergence engineering
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• 제5권1호
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• pp.54-58
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• 2007

A real-time frame-layer rate control algorithm with a token bucket traffic shaper is proposed for distortion variation minimization. The proposed rate control method uses a non-iterative optimization method for low computational complexity, and performs bit allocation at the frame level to minimize the average distortion over an entire sequence as well as variations in distortion between frames. The proposed algorithm does not produce time delay from encoding, and is suitable for real-time low-complexity video encoder. Experimental results indicate that the proposed control method provides better visual and PSNR performances than the existing rate control method.

• ETRI Journal
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• 제40권2호
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• pp.218-226
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• 2018

Multiuser detection (MUD) and channel estimation techniques in space-division multiple-access aided orthogonal frequency-division multiplexing systems recently has received intensive interest in receiver design technologies. The maximum likelihood (ML) MUD that provides optimal performance has the cost of a dramatically increased computational complexity. The minimum mean-squared error (MMSE) MUD exhibits poor performance, although it achieves lower computational complexity. With almost the same complexity, an MMSE with successive interference cancellation (SIC) scheme achieves a better bit error rate performance than a linear MMSE multiuser detector. In this paper, hybrid ML-MMSE with SIC adaptive multiuser detection based on the joint channel estimation method is suggested for signal detection. The simulation results show that the proposed method achieves good performance close to the optimal ML performance at low SNR values and a low computational complexity at high SNR values.

• Journal of Information Processing Systems
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• 제2권3호
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• pp.153-158
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• 2006

In this paper, we propose an image interpolator for low computational complexity. The proposed image interpolator supports the image scaling using a modified cubic convolution interpolation between the input and output resolutions for a full screen display. In order to reduce the computational complexity, we use the difference in value of the adjacent pixels for selecting interpolation methods and linear function of the cubic convolution. The proposed image interpolator is compared with the conventional one for the computational complexity and image quality. The proposed image interpolator has been designed and verified by Verilog HDL(Hardware Description Language). It has been synthesized using the Xilinx VirtexE FPGA, and implemented using an FPGA-based prototype board.

• 한국멀티미디어학회논문지
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• 제14권10호
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• pp.1238-1242
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• 2011

An efficient architecture for the reduction of complexity in forward quantization of H.264/AVC is presented in this paper. Since the multiplication operation in forward quantization plays crucial role in complexity of algorithm. More efficient quantization architecture with simplified high speed multiplier is proposed. It uses the modification of the quantization operation and the high speed multiplier is applied for simplification of quantization process.

• 한국통신학회논문지
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• 제36권10C호
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• pp.635-640
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• 2011

본 논문은 직교 주파수 분할 다중화 (orthogonal frequency division multiplexing: OFDM) 기반 인지 무선 (cognitive radio: CR) 시스템을 위한 저복잡도 주파수 옵셋 추정 기법을 제안한다. 제안한 기법은 어떤 종류의 훈련심볼에도 적용할 수 있으며, 부분 주기도표를 이용함으로써 [9]의 기법에 비해 낮은 연산 복잡도를 갖는다. 모의실험을 통해 제안한 기법이 [9]의 기법과 거의 비슷한 추정 성능을 가짐을 보인다.

• ETRI Journal
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• 제34권1호
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• pp.110-113
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• 2012

We propose a very-low-complexity lattice-reduction (LR) algorithm for multi-input multi-output detection in time-varying channels. The proposed scheme reduces the complexity by performing LR in a block-wise manner. The proposed scheme takes advantage of the temporal correlation of the channel matrices in a block and its impact on the lattice transformation matrices during the LR process. From this, the proposed scheme can skip a number of redundant LR processes for consecutive channel matrices and performs a single LR in a block. As the Doppler frequency decreases, the complexity reduction efficiency becomes more significant.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.101-109
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• 2017

This paper presents a high-throughput low-complexity 512-point eight-parallel mixed-radix multipath delay feedback (MDF) fast Fourier transform (FFT) processor architecture for orthogonal frequency division multiplexing (OFDM) applications. To decrease the number of twiddle factor (TF) multiplications, a mixed-radix $2^4/2^3$ FFT algorithm is adopted. Moreover, a dual-path shared canonical signed digit (CSD) complex constant multiplier using a multi-layer scheme is proposed for reducing the hardware complexity of the TF multiplication. The proposed FFT processor is implemented using TSMC 90-nm CMOS technology. The synthesis results demonstrate that the proposed FFT processor can lead to a 16% reduction in hardware complexity and higher throughput compared to conventional architectures.