• 대한전자공학회논문지SD
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• 제40권11호
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• pp.83-94
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• 2003

본 논문에서는 빠른 정착시간을 갖는 전류셀(Current Cell) 매트릭스의 구조와 출력의 Gain error를 보정할 수 있는 Self calibration current bias 회로의 기능을 가진 고성능 10-bit D/A 변환기를 제안한다. 매트릭스 구조 회로의 복잡성으로 인한 지연시간의 증가 및 전력 소모를 최소화하기 위해 상위 6MSB(Most Significant Bit)전류원 매트릭스와 하위 4LSB(Least Significant Bit)전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계되어 있다. 이러한 6＋4 분할 구조를 사용함으로써 전류 원이 차지하는 면적과 Thermometer decoder 부분의 논리회로를 가장 최적화 시켜 회로의 복잡성과 Chip 사이즈를 줄일 수 있었고 낮은 Glitch 특성을 갖는 저 전력 D/A 변환기를 구현하였다. 또한 self Calibration이 가능한 Current Bias를 설계함으로서 이전 D/A 변환기들의 칩 외부에 구현하던 Termination 저항을 칩 내부에 구현하고 출력의 선형성 및 정확성을 배가시켰다. 본 연구에서는 3.3V의 공급전압을 가지는 0.35㎛ 2-poly 4-metal N-well CMOS 공정을 사용하였고, 모의 실험결과에서 선형성이 매우 우수한 출력을 확인하였다. 또한 소비전력은 45m W로 다른 10bit D/A 변환기에 비해 매우 낮음을 확인 할 수 있었다. 실제 제작된 칩은 Spectrum analyzer에 의한 측정결과에서 100㎒ 샘플링 클럭 주파수와 10㎒ 입력 신호 주파수에서 SFDR은 약 65㏈로 측정되었고, INL과 DNL은 각각 0.5 LSB 이하로 나타났다. 유효 칩 면적은 Power Guard ring을 포함하여 1350㎛ × 750 ㎛ 의 면적을 갖는다.

• 정보과학회 논문지
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• 제44권5호
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• pp.537-544
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• 2017

부호가 있는 정수 표현의 특별한 형태인 NAF(non-adjacent form)는 양의 정수의 이진표현에서 0이 아닌 비트의 평균 밀도를 낮추어 해밍 웨이트를 최소화시킨다. 이러한 장점으로 인해 NAF는 다양한 분야에서 활용 가능하며 특히 암호학 분야에서 적극적으로 활용된다. 그러나 기존 NAF 변환 알고리즘은 변환 과정에서 LSB가 1이 되는 경우가 증가할수록 변환 속도가 저하되는 문제점이 존재한다. 본 논문에서는 기존 NAF 변환 알고리즘의 문제점을 해결하여 NAF 변환의 속도를 향상시키기 위한 방안을 제안한다. 제안한 알고리즘의 우수성을 검증하기 위하여 저성능 8-bit 마이크로프로세서인 ATmega128에 기존 알고리즘과 제안한 알고리즘을 구현하여 다양한 입력 패턴 하에서 CPU Cycle을 측정하였다. 이를 통해 제안 알고리즘이 기존 알고리즘보다 주요 패턴 처리 시 소요 사이클 카운터를 평균 20% 향상시킬 뿐만 아니라 NAF 변환 시간을 13% 이상 감소시킴을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.617-620
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• 2001

N-비트$\times$N-비트 승산에서 승산결과 2N-비트 중 상위 N-비트만을 출력하는 절사형(truncated) Booth 승산기의 절사오차 최소화를 위한 효율적인 오차보상 방법을 제안하였다. 제안된 방법을 적용하여 작은 칩 면적과 저전력 특성을 갖는 절사형 승산기를 설계하고 면적, 절사오차 등을 기존의 방식과 비교하였다. 제안된 절사형 Booth승산기는 승산결과의 하위 N-비트를 계산하는 회로를 생략하므로 절사되지 않은 일반 승산기에 비해 게이트 수가 약 35%~4o% 정도 감소한다. 본 논문에서 설계된 전사형 Booth 승산기는 기존의 고정 오차보상 방법을 적용한 경우에 비해 평균오차를 약 30%~40% 정도 줄일 수 있다.

• ETRI Journal
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• 제35권4호
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• pp.638-643
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• 2013

This paper presents a 5-bit digital step attenuator (DSA) using a commercial 0.18-${\mu}m$ silicon-on-insulator (SOI) process for the wideband phased array antenna. Both low insertion loss and low root mean square (RMS) phase error and amplitude error are achieved employing two attenuation topologies of the switched path attenuator and the switched T-type attenuator. The attenuation coverage of 31 dB with a least significant bit of 1 dB is achieved at DC to 20 GHz. The RMS phase error and amplitude error are less than $2.5^{\circ}$ and less than 0.5 dB, respectively. The measured insertion loss of the reference state is less than 5.5 dB at 10 GHz. The input return loss and output return loss are each less than 12 dB at DC to 20 GHz. The current consumption is nearly zero with a voltage supply of 1.8 V. The chip size is $0.93mm{\times}0.68mm$, including pads. To the best of the authors' knowledge, this is the first demonstration of a low phase error DC-to-20-GHz SOI DSA.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제13권6호
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• pp.2908-2924
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• 2019

Multiple input multiple output orthogonal frequency division multiplexing (MIMO-OFDM) is widely applied in wireless communication by virtue of its excellent properties in data transmission rate and transmission accuracy. However, as a major drawback of MIMO-OFDM systems, the high peak-to-average power ratio (PAPR) complicates the design of the power amplifier at the receiver end. Some available PAPR reduction methods such as selective mapping (SLM) suffer from high computational complexity. In this paper, a low-complexity SLM method based on active constellation extension (ACE) and joint space-time selective mapping (AST-SLM) for reducing PAPR in Alamouti STBC MIMO-OFDM systems is proposed. In SLM scheme, two IFFT operations are required for obtaining each transmission sequence pair, and the selected phase vector is transmitted as side information(SI). However, in the proposed AST-SLM method, only a few IFFT operations are required for generating all the transmission sequence pairs. The complexity of AST-SLM is at least 86% less than SLM. In addition, the SI needed in AST-SLM is at least 92.1% less than SLM by using the presented blind detection scheme to estimate SI. We show, analytically and with simulations, that AST-SLM can achieve significant performance of PAPR reduction and close performance of bit error rate (BER) compared to SLM scheme.

• 정보보호학회논문지
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• 제26권1호
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• pp.5-15
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• 2016

전력 분석 공격은 공격자가 암호 알고리즘이 수행되는 동안 발생하는 전력 신호를 분석하여 비밀정보를 알아내는 분석 기법이다. 이러한 부채널 공격의 대응기법으로 널리 알려진 방법 중 하나는 마스킹 기법이다. 마스킹 기법은 크게 불 마스킹 형태와 산술 마스킹 형태의 두 종류로 나뉜다. 불 연산자와 산술 연산자를 사용하는 암호 알고리즘의 경우, 연산자에 따라 마스킹의 형태를 변환하는 알고리즘으로 마스킹 기법을 적용 가능하다. 본 논문에서는 기존의 방식보다 더 적은 비용의 저장 공간을 이용하는 산술 마스킹에서 불 마스킹 변환 알고리즘을 제안한다. 제안하는 변환 알고리즘은 마스킹의 최하위 비트(LSB)의 경우 불 마스킹과 산술 마스킹이 같음을 이용하여 변환하려는 비트 크기와 같은 크기만큼 저장 공간을 사용하여 참조 테이블을 구성한다. 이로 인해 기존의 변환 알고리즘과 비교해 성능 저하 없이 더 적은 비용으로 변환 알고리즘을 설계할 수 있다. 추가로 제안하는 기법을 LEA에 적용하여 기존의 기법보다 최대 26.2% 성능향상을 보였다.

• 한국광학회지
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• 제19권1호
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• pp.60-67
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• 2008

전광 그레이코드(gray code) 이진코드(binary code) 변환기를 상용화 전산모사 프로그램(VPI)을 이용하여 처음으로 구현하였다. 전자회로 디자인 방법을 상호 이득변조를 이용한 전광 논리회로에 적합하도록 변형하여, 이상적이지 않은 전광 논리게이트에 의한 신호 왜곡이 최소화 되도록 하였다. 2.5 Gbps의 20 dB 소광비를 가지는 입력 신호에 대해, 신호재생기 없이 가장 많이 왜곡된 출력 신호에 (최하위 비트-LSB) 대해 약 4 이상의 Q값을 얻을 수 있었다. 또한 그레이 코드 이진코드 변환기를 디자인하면서, 이단 단순화 방법을 (two-level simplification method) 변형하여, 그레이코드 이진코드 변환기뿐 아니라 일반적인 전광 회로에 적용할 할 수 있는 일반적 방법을(일단 단순화 방법: one-level simplification method) 얻을 수 있었다.

• 한국정보전자통신기술학회논문지
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• 제14권4호
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• pp.269-274
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• 2021

비밀 통신에서 스테가노그래피는 제3자에게 인지되지 않으면서 비밀 메시지를 송수신한다. 공간 영역 방법에서 비트화 된 정보가 이미지의 분해된 화소 값의 가상 비트 평면에 삽입된다. 즉 비트화 된 비밀 메시지는 커버 매체인 이미지의 최하위 비트(LSB)에 순차적으로 삽입된다. 표준 LSB는 간단하게 적용할 수 있지만 제3자에 의해 쉽게 탐지될 수 있는 단점이 있다. 보안성을 높이기 위해 상위 비트 평면을 이용할 경우 이미지 품질이 떨어질 수 있다. 이 논문에서 lo번째 비트 평면과 수정된 화소 강도 값 분해에 기반한 이미지 스테가노그래피에 한글 비밀 메시지를 은닉하는 방법을 제시한다. 이때 은닉하려는 한글 메시지를 초성, 중성, 종성으로 분해한 후 혼합과정을 적용하여 기밀성과 견고성을 높인다. 제안된 방법의 효율성을 확인하기 위해 PSNR을 이용하였다. 제시된 기법은 상위 비트 평면에 비밀 메시지를 삽입할 경우 BCD와 Fibonacci를 적용한 방법보다 이미지 품질에서 적은 영향을 받는다는 것을 확인하였다. 기준값과 비교했을 때 제안한 방법의 PSNR 값이 적절한 것을 확인하였다.

• 한국산업정보학회논문지
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• 제20권3호
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• pp.29-36
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• 2015

스테가노그래피는 은닉되어 전송되는 비밀 메시지의 존재 자체를 숨기는 기술이다. 일반적으로 은닉 자료의 지각 투명성, 수용 능력, 견고성 등을 기반으로 하는 새롭고 정교한 스테가노그래피 기법을 개발하는 것이 주목적 이다. 이 논문에서는 이미지 스테가노그래피 기법의 장점과 단점을 분석하고, 효과적인 적용방법을 제시한다. 결과적으로 재배열키를 적용하고, 보안성이 좋은 ELSB와 DCT를 기반으로 하는 이미지 스테가노그래피 기법이 효과적이다.

• 디지털산업정보학회논문지
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• 제16권2호
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• pp.1-9
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• 2020

Many cryptographic and error control coding algorithms rely on finite field GF(2m) arithmetic. Hardware implementation of these algorithms needs an efficient realization of finite field arithmetic operations. Finite field multiplication is complicated among the basic operations, and it is employed in field exponentiation and division operations. Various algorithms and architectures are proposed in the literature for hardware implementation of finite field multiplication to achieve a reduction in area and delay. In this paper, a low area and delay efficient semi-systolic multiplier over finite fields GF(2m) using the modified Montgomery modular multiplication (MMM) is presented. The least significant bit (LSB)-first multiplication and two-level parallel computing scheme are considered to improve the cell delay, latency, and area-time (AT) complexity. The proposed method has the features of regularity, modularity, and unidirectional data flow and offers a considerable improvement in AT complexity compared with related multipliers. The proposed multiplier can be used as a kernel circuit for exponentiation/division and multiplication.