• Journal of Biosystems Engineering
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• 제30권2호
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• pp.81-88
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• 2005

Manual transplanting Chinese cabbage needs 184 hours per ha in Korea. Mechanization of Chinese cabbage transplanting operation has been highly required because it needs highly intensive labor during peak season. This study was conducted to developed walking-type Chinese cabbage transplanter. In order to find out design factor of the transplanter, a kinematic analysis software, RecurDyn, was used. The prototype was tested in the circular soil bin and its operating motion was captured and analyzed using high speed camera system. Prototype was one row type which utilized original parts of engine, transmission and etc. from walking-type rice transplanter in order to save the manufacturing cost. Success ratio of pick-up device of hole-pin type and latch type were $96.0\%$ and $99.2\%$, respectively. which was highly affected by feeding accuracy of feeding device of seedling. Transplanting device of the prototype produced a elliptic loci which were coincident with those produced by the computer simulation. Prototype proved good performance in transplanting with mulching and without mulching operation, either. Working performance of prototype was 22 hours per ha and operation cost of the prototype was 961,757 won per ha. So, it would reduce $88\%$ of the labor and $29\%$ of operation cost.

• 전기전자학회논문지
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• 제17권2호
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• pp.208-213
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• 2013

본 논문에서는 파워클램프용 높은 홀딩 전압을 갖는 사이리스터(SCR: Silicon Controlled Rectifier)구조에 기반한 새로운 구조의 ESD 보호회로를 제안하였다. 제안된 보호회로는 기존의 SCR 구조의 p-well과 n-well에 floating p+, n+를 삽입하여 홀딩 전압을 증가 시켰다. 제안된 보호회로는 높은 홀딩전압 특성으로 높은 래치업 면역성을 갖는다. 본 연구에서 제안된 보호회로의 전기적 특성 및 ESD 감내특성을 확인하기 위해 Synopsys사의 TCAD Tool을 이용하여 시뮬레이션을 수행하였다. 시뮬레이션 결과 제안된 보호회로는 기존 SCR 기반 ESD 보호회로보다 약 4.98 V의 높은 홀딩전압과 추가적인 floating 영역의 사이즈 변화로 최대 13.26 V의 홀딩전압을 갖는 것을 확인하였다. 또한 기존 SCR 기반 보호회로와 동일한 수준의 감내특성을 갖는 것으로 확인되었다.

• 전기전자학회논문지
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• 제20권3호
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• pp.295-298
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• 2016

본 논문에서는 기존 ESD 보호소자인 SCR과 MVSCR, LVTSCR의 Turn-on-Time 및 전기적 특성을 시놉시스사의 T-Cad 시뮬레이션을 통하여 분석하였다. 분석결과 세 소자 모두 대략 2V 에서 3V 내외의 홀딩전압 특성을 보였으며, SCR은 약 20V의, MVSCR은 약 12V, LVTSCR은 9V로 순차적으로 개선된 트리거 특성을 보였다. 턴-온타임 시뮬레이션 결과는 SCR이 2.8ns, MVSCR과 LVTSCR은 각각 2.2ns, 2.0ns로 LVTSCR이 가장 짧은 턴-온 특성을 보였다. 반면 IT2 는 SCR이 약 7.7A, MVSCR은 5.5A LVTSCR은 4A의 특성을 보였으므로 I/O 및 파워 클램프 단에 적용 시 동작전압에 따른 최적화된 소자를 선택해야 한다.

• 한국전기전자재료학회논문지
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• 제29권9호
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• pp.559-564
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• 2016

This study examined the malfunction mode of the HCMOS IC under narrow-band high-power electromagnetic wave. Magnetron is used to a narrow-band electromagnetic source. MFR (malfunction failure rate) was measured to investigate the HCMOS IC. In addition, we measured the resistance between specific pins of ICs, which are exposed and not exposed to the electromagnetic wave, respectively. As a test result of measurement, malfunction mode is shown in three steps. Flicker mode causing a flicker in LED connected to output pin of IC is dominant in more than 7.96 kV/m electric field. Self-reset mode causing a voltage drop to the input and output of IC during electromagnetic wave radiation is dominant in more than 9.1 kV/m electric field. Power-reset mode making a IC remained malfunction after electromagnetic radiation is dominant in more than 20.89 kV/m. As a measurement result of pin-to-pin resistance of IC, the differences between IC exposed to electromagnetic wave and normal IC were minor. However, the five in two hundred IC show a relatively low resistance. This is considered to be the result of the breakdown of pn junction when latch-up in CMOS occurred. Based on the results, the susceptibility of HCMOS IC can be applied to a basic database to IC protection and impact analysis of narrow-band high-power electromagnetic waves.

• 융합정보논문지
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• 제11권6호
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• pp.7-13
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• 2021

본 논문에서는 IT기기에 사용되는 마이너스 전압을 생성할 때 이를 기동하는 기능과 과부하를 감지해 이에 대처하는 기능을 마이크로컨트롤러를 이용해 제어하는 방법을 제시하였다. 이를 위해 기존의 마이너스 전압 생성회로가 가지는 제약점 및 과부하시 발생되는 문제점을 분석하고, 별도의 전류감지 회로 없이 과부하 상태를 검출해 제어하는 방법을 제시하였다. 제시한 방법의 효과를 확인하기 위해 실험회로를 구성하여 실험을 진행한 결과 기존의 마이너스 전압 생성회로에서는 과부하시 래치-업 상태로 돌입해 회로가 위험한 상태로 진입하는 것에 비해 제시한 회로는 이를 감지해 회로의 동작을 차단하고 이러한 이상상태를 사용자에게 알려 조치를 취할 수 있으며, 회로의 기동시점을 시스템 상태에 맞춰 결정하므로 기동시간이 타임스위치 방식에 비해 약 23%정도로 크게 단축되는 실험결과를 확인하였다.

• 전기전자학회논문지
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• 제25권4호
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• pp.735-740
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• 2021

본 논문에서는 기존의 LTDDSCR의 구조를 개선하여 기생 NPN BJT의 낮은 전류이득으로 높은 홀딩전압을 갖는 새로운 ESD 보호 소자를 제안한다. 제안된 보호 소자는 Synopsys사의 TCAD simulation을 이용하여 HBM simulation으로 전기적 특성을 분석하였고 current flow와 impact ionization 및 recombination Simulation으로 추가된 BJT가 동작하는 것을 확인하였다. 또한, 설계변수 D1, D2로 홀딩전압 특성을 최적화하였다. Simulation 수행결과, 새로운 ESD 보호 소자는 기존의 LTDDSCR과 비교하여 높은 홀딩전압을 갖는 것이 검증되었고 대칭적인 양방향 특성을 갖는 것이 확인되었다. 따라서 제안된 ESD 보호 소자는 IC에 적용될시 높은 면적 효율성을 가지며 IC의 신뢰성을 향상시킬 것으로 기대된다.

• 전자공학회논문지
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• 제53권7호
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• pp.27-38
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• 2016

본 논문에서는 저전력 복합 스위칭 기법을 기반으로 하여 $0.16mm^2$의 면적을 가지는 12비트 30MS/s SAR ADC를 제안한다. 제안하는 ADC에 적용된 복합 스위칭 기법은 기존의 monotonic 스위칭 기법에 $V_{CM}$ 기반의 스위칭 기법을 접목한 것으로써 SAR ADC의 선형성을 제한하는 동적 오프셋 문제를 최소화하는 동시에 평균 스위칭 전력소모도 최소화할 수 있다. 제안하는 C-R 하이브리드 DAC 회로에는 균등 분할 커패시터 구조 및 기준전압 레인지 스케일링 기법을 적용하여 입력신호와 기준전압의 범위를 일치시키면서 12비트 해상도에서 사용되는 단위 커패시터의 총 개수를 64개로 줄이는 동시에 효율적으로 $V_{CM}$ 기반의 스위칭을 수행하여 전체적인 회로를 간소화하였다. 한편, 제안하는 SAR ADC의 SAR 논리회로에는 D 플립플롭 기반이 아닌 래치구조의 레지스터를 사용하여 빠르고 안정적인 SAR 동작을 구현하였으며, 출력 값을 디코더 논리회로 없이 DAC의 스위치에 직접 인가하여 면적 및 전력소모를 줄였다. 제안하는 SAR ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.85LSB, 2.53LSB이고, 30MS/s 동작속도에서 동적성능은 최대 59.33dB의 SNDR 및 69.83dB의 SFDR을 보인다. 제안하는 시제품 ADC는 1.8V 전원전압에서 2.25mW의 전력을 소모한다.

• 한국전기전자재료학회논문지
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• 제30권9호
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• pp.535-540
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• 2017

The changes in the electrical characteristics of CMOS ICs due to coupling with a narrow-band electromagnetic wave were analyzed in this study. A magnetron (3 kW, 2.45 GHz) was used as the narrow-band electromagnetic source. The DUT was a CMOS logic IC and the gate output was in the ON state. The malfunction of the ICs was confirmed by monitoring the variation of the gate output voltage. It was observed that malfunction (self-reset) and destruction of the ICs occurred as the electric field increased. To confirm the variation of electrical characteristics of the ICs due to the narrow-band electromagnetic wave, the pin-to-pin resistances (Vcc-GND, Vcc-Input1, Input1-GND) and input capacitance of the ICs were measured. The pin-to-pin resistances and input capacitance of the ICs before exposure to the narrow-band electromagnetic waves were $8.57M{\Omega}$ (Vcc-GND), $14.14M{\Omega}$ (Vcc-Input1), $18.24M{\Omega}$ (Input1-GND), and 5 pF (input capacitance). The ICs exposed to narrow-band electromagnetic waves showed mostly similar values, but some error values were observed, such as $2.5{\Omega}$, $50M{\Omega}$, or 71 pF. This is attributed to the breakdown of the pn junction when latch-up in CMOS occurred. In order to confirm surface damage of the ICs, the epoxy molding compound was removed and then studied with an optical microscope. In general, there was severe deterioration in the PCB trace. It is considered that the current density of the trace increased due to the electromagnetic wave, resulting in the deterioration of the trace. The results of this study can be applied as basic data for the analysis of the effect of narrow-band high-power electromagnetic waves on ICs.

• 전자공학회논문지C
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• 제35C권11호
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• pp.21-30
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• 1998

본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.