• Journal of Information Processing Systems
• /
• v.15 no.3
• /
• pp.570-592
• /
• 2019

The Event-B design pattern is an excellent way to quickly develop a formal model of the system. Researchers have proposed a number of Event-B design patterns, but they all lack formal behavior semantics. This makes the analysis, verification, and simulation of the behavior of the Event-B model very difficult, especially for the control-intensive systems. In this paper, we propose a novel method to transform the Event-B synchronous control flow design pattern into the labeled transition system (LTS) behavior model. Then we map the design pattern instantiation process of Event-B to the instantiation process of LTS model and get the LTS behavior semantic model of Event-B model of a multi-level complex control system. Finally, we verify the linear temporal logic behavior properties of the LTS model. The experimental results show that the analysis and simulation of system behavior become easier and the verification of the behavior properties of the system become convenient after the Event-B model is converted to the LTS model.

• The KIPS Transactions:PartD
• /
• v.14D no.6
• /
• pp.633-640
• /
• 2007

As the embedded systems closely related with our living become complex by interoperating each other via internet, the safety issue of embedded systems begins to appear For checking safety properties of the system interactions, it is necessary to describe the system behaviors in formal methods and provide a systematic safety analysis technique. In this research, the behaviors of an embedded system are described by Labeled Transition Systems(LTS) and its safety properties are checked on the system model. For enhancing the existing compositional safety analysis technique, we perform the safety analysis techniques by checking the behavioral equivalence of the reduced model and a property model after reducing the system model in the viewpoint of the property.

• 제어로봇시스템학회:학술대회논문집
• /
• 2004.08a
• /
• pp.358-362
• /
• 2004

Verification and testing are complementary techniques that are used to increase the level of confidence in the correct functioning of communication systems as prescribed by their specifications. This paper presents an experience of model checking for a formal railway signaling protocol specified in LTS (Labeled Transition System). This formal approach checks deadlock, livelock and reachability for the state and action to verify whether properties expressed in modal logic are true on specifications. We also propose a formal method for semi-automated test case generation for a railway signaling protocol described in I/O FSM (Input/Output Finite State Machine). This enables the generation of more complete and consistent test sequence for conformance testing. The above functions are implemented by C++ language and included within RSPVTE (Railway Signaling Protocol Verification and Testing Environment).

• Proceedings of the KSR Conference
• /
• 2004.06a
• /
• pp.1452-1455
• /
• 2004

In this paper, we develope a protocol verification tool that verifies the correctness of rail signal control protocol type 2 specified in LTS(Labeled Transition System) by using model checking method. This tool automatically checks several properties for deadlock, livelock and reachability of states and actions on LTS. and removes many errors and ambiguities of an informal method used in the past, so saves down expenditures and times required in the protocol development. Therefore it is expected that there will be an increase in safety, reliability and efficiency in terms of the maintenance of the signaling system by using the developed verification tool.

• Proceedings of the KSR Conference
• /
• 2003.10c
• /
• pp.581-586
• /
• 2003

As a very important part in development of the protocol, verification and conformance test for protocol specification are complementary techniques that are used to increase the level of confidence in the system functions. as prescribed by their specifications. In this paper, we verify the safety and liveness properties of rail signal control protocol type 1 specified in LTS(Labeled Transition System) with model checking method, and experimentally prove that it is possible to check for the deadlock, livelock and rechability of the states and actions on LTS. We also propose a formal method on generation of conformance test cases using the concept of UIO sequences from verified protocol specification.

• Proceedings of the IEEK Conference
• /
• 2003.07a
• /
• pp.454-457
• /
• 2003

대규모 시스템 명세의 올바름을 검증하기 위한 유한상태 LTS(Labeled Transition System)에 기반을 둔 CTL(Computation Tree Logic) 논리 적용의 문제점은 시스템 내부의 병렬 프로세스간 상호 작용으로 인한 상태폭발이다. 그러나 medal mu-calculus 논리를 시스템 안전성 및 필연성 특성 명세에 사용하면, 행위에 의한 순환적 정의가 가능하므로 상태폭발 문제가 해결된다. 본 논문에서는 LTS 로 명세화 된 철도 신호제어용 프로토콜 모델의 안전성 및 필연성 특성을 모형 검사 기법에 의해 검증하기 위해 시제 논리로 사용된 modal mu-calculus를 사용하여 해당 검정 알고리즘을 구현 및 적용하였다.

• Proceedings of the KIEE Conference
• /
• 2004.04a
• /
• pp.262-265
• /
• 2004

프로토콜 명세의 검정과 적합성 시험은 프로토콜 개발 과정에서 가장 중요한 부분으로, 명세에 규정되어진 시스템 기능의 정확성을 향상시키는데 사용되는 상호 보완 기술이다. 본 논문에서는 유한상태 레이블 천이시스템(LTS:Labeled Transition System)으로 명세화된 철도 신호제어용 프로토콜 Type 1 모델의 안전성 및 필연성 특성을 모형검사 기법에 의해 검정하였고, 실제적으로 교착상태의 유무나 초기 상태에서 임의의 상태로 도달 가능한지의 검사를 실험적으로 증명하였다. 구현되어진 형식 검정기는 Modal mu-calculus를 사용하며 Modal 논리로 표현된 특성이 명세에 대해 올바른지 아닌지를 검정할 수 있다. 또한 검정되어진 프로토콜 명세로부터 HO(Unique Input Output) 방법fl 의한 적합성 시험 계열 생성 방법을 제시하였다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2000.10a
• /
• pp.415-417
• /
• 2000

ATA(Abstract Timed Machine)은 실시간 시스템을 순환공학에서 명세하기 위해 고안된 LTS(Labeled Transition System)이다. ATM은 상태 기반 명세 언어의 문제점이라 할 수 있는 상태폭발을 해결하기 위해 새로운 개념의 모드를 정의하였으며, 아키텍쳐 기반으로구성되어 시스템이 이해를 높일 수 있도록 하였다. 또한 통신, 시간, 예외시간 등의 다양한 실시간 시스템의 속성을 표현한다. 그러나 실시간 시스템은 이 외에도 자원의 한계와 통신 수행의 경쟁 등으로 인해 많은 계약을 가진다. PATM(Probabilistic ATM)은 자원의 사용이나 통신의 수행에 많은 경쟁을 하는 시스템의 동작의 성공과 실패를 확률로써 표현하여 시스템의 동작을 예측하며 내고장성(fault tolerance)을 동적으로 수행할 수 있도록 하기 위해 ATM을 확률의 개념으로 확장한 것이다. 본 논문에서 내고장성은 환경 요소를 파라미터로 하는 확률 함수에 의해 이루어 진다. 본 논문에서는 기존 ATM을 간단히 소개하고, PATM이 필요한 이유와 PATM의 정의, PATM이 동적인 상황에서 어떻게 작용하는지에 대해 기술한다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2000.04a
• /
• pp.576-578
• /
• 2000

본 논문은 ATM(Abstract Timed Machine)에서의 시간 명세 방법에 대해서 기술한다. ATM은 임무 위급 시스템과 같은 실시간시스템을 명세, 분석 및 검증 할 수 있는 LTS(Labeled Transition System) 정형 기법이다. 실시간 시스템이 요구하는 많은 속성 중 특히 시간 제약에 대해서는 사용자나 개발자 모두에게 명확하고 간결한 명세기법이 요구된다. ATM에서는 전이와 모드의 시간 제약을 간략하게 표현할 수 있는 방법을 제공한다. 또한 주기적 동작을 패턴인식하여 보여주는 주기 주제 모드를 통하여 주기와 관련된 동작과 시간 제약을 쉽게 파악할 수 있게 하며 주기적 동작을 선택적으로 간략화하는 방법을 제공한다. 본 논문은 ATM의 다양한 시간에 대한 요구사항에 대한 표현방법을 기술하고 예를 통해서 살펴본다.

• Proceedings of the KIEE Conference
• /
• summer
• /
• pp.1418-1420
• /
• 2004

비정형적인 방법에 의해 설계되어진 프로토콜은 불확실성과 오류를 내포하고 있을 수 있으며, 이러한 특성은 프로토콜의 안전성에 매우 심각한 영향을 미치게 된다. 또한 구형되어진 프로토콜 명세에 만족하게 구현되어졌는지를 확인하는 것 또한 프로토콜 엔지니어링에서 매우 중요한 부분이다. 즉, 프로토콜 명세의 정형검정과 적합성 시험은 프로토콜 개발 과정에서 매우 중요한 부분이다. 본 논문에서는 유한상태 레이블 천이시스템(LTS Labeled Transition System)으로 명세화된 철도 신호제어용 프로토콜 Type 1 모델에 대한 적합성 시험을 위하여 프로토콜 제어흐름을 IOFSM으로 모델링하였으며, 이 명세로부터 UIO 방법에 의한 적합성 시험계열 생성방법을 제시하였다. 또한, 프로토콜 검정 및 적합성 시험 방법을 실제 프로토콜의 정확성을 분석하는 데 사용할 수 있도록 프로토콜 검정기와 시험기를Windows 환경하에서 GUI기능에 의해 Window상에 구현되도록 하여 프로토콜 명세의 정확성을 평가할 수 있게 하였다.