• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1957-1958
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• 2008

The Logic Built In Self Test (LBIST) technique is substantially applied in chip design in most many semiconductor company in despite of unavoidable overhead like an increase in dimension and time delay occurred as it used. Currently common LBIST software uses the MISR (Multiple Input Shift Register) However, it has many considerations like defining the X-value (Unknown Value), length and number of Scan Chain, Scan Chain and so on for analysis of result occurred in the process. So, to solve these problems, common LBIST software provides the solution method automated. Nevertheless, these problems haven't been solved automatically by Tri-state Bus in logic circuit yet. This paper studies the simulator and algorithm that judges whether Tri-state Bus lines is the circuit which have X-value or One-hot Value after presuming the control signal of the lines which output X-value in the logic circuit to solve the most serious problems.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1959-1960
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• 2008

The Logic Built In Self Test (LBIST) technique is substantially applied in chip design in most many semiconductor company in despite of unavoidable overhead like an increase in dimension and time delay occurred as it used. Currently common LBIST software uses the MISR (Multiple Input Shift Register) However, it has many considerations like defining the X-value (Unknown Value), length and number of Scan Chain, Scan Chain and so on for analysis of result occurred in the process. So, to solve these problems, common LBIST software provides the solution method automated. Nevertheless, these problems haven't been solved automatically by Tri-state Bus in logic circuit yet. This paper studies the algorithm that it also suggest algorithm that reduce additional circuits and time delay as matching of pattern about 2-type circuits which are CUT(circuit Under Test) and additional circuits so that the designer can detect the wrong location in CUT: Circuit Under Test.

• 대한전자공학회논문지SD
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• 제43권8호
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• pp.27-34
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• 2006

내장 자체 테스트 과정에서 의사 무작위 패턴 생성기에 의해 만들어진 패턴들은 효율적인 고장 검출을 제공하지 못한다. 쓸모없는 패턴들은 테스트 시간을 줄이기 위해 제거하거나 수정을 통해 유용한 패턴으로 바꾸어야한다. 본 논문에서는 LFSR에서 생성하는 의사 무작위 패턴을 수정하고 추가적인 유효 비트 플래그를 사용하여 테스트 길이를 개선하고 높은 고장 검출률을 높이는 방법을 제안하고 있다. 또한 쓸모없는 패턴을 제거하거나 유용한 패턴으로 변경하기 위해 reseeding 방법과 수정 비트 플래그 모두 사용한다. 패턴을 수정할 때는 테스트 길이를 줄일 수 있도록 비트의 변화가 가장 적은 수를 선택한다. 본 논문에서는 단일 고착 고장만을 고려하였으며 결정 패턴을 사용하는 seed를 통해 100%의 고장 검출률을 얻을 수 있다.