• 제목/요약/키워드: Integrated Multi-chips

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항공전자시스템컴퓨터 탑재소프트웨어 개발 (Development of Operational Flight Program for Avionic System Computer)

  • 김영일;김상환;임흥식;이성수
    • 한국항공우주학회지
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    • 제33권9호
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    • pp.104-112
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    • 2005
  • 본 논문은 항공전자시스템 통제와 항법 및 사격통제를 통합하고 비행, 항법 및 무장조준 임무를 위한 정보를 제공하는 항공전자시스템컴퓨터(ASC)의 탑재소프트웨어(OFP) 개발 기법을 제안한다. OFP 개발을 위해 중앙처리장치 보드로는 2개의 i960 칩이 사용되었고 자체 개발된 표준 컴퓨터 인터페이스 라이브러리(SCIL) 프로그램이 사용되었다. Irvine 컴파일러 회사의 개발환경과 Ada95 프로그래밍 언어가 OFP 개발에 사용되었다. OFP는 소프트웨어 모듈의 독립성을 위하여 3부분으로 구성된 1개의 컴퓨터소프트웨어형상품목으로 설계되었다. 일련의 비행시험을 통해 개발된 OFP를 검증하였으며, 소프트웨어 통합시험과 지상기능시험 등 관련 시험 또한 수행하였다.

A Dual-Mode 2.4-GHz CMOS Transceiver for High-Rate Bluetooth Systems

  • Hyun, Seok-Bong;Tak, Geum-Young;Kim, Sun-Hee;Kim, Byung-Jo;Ko, Jin-Ho;Park, Seong-Su
    • ETRI Journal
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    • 제26권3호
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    • pp.229-240
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    • 2004
  • This paper reports on our development of a dual-mode transceiver for a CMOS high-rate Bluetooth system-onchip solution. The transceiver includes most of the radio building blocks such as an active complex filter, a Gaussian frequency shift keying (GFSK) demodulator, a variable gain amplifier (VGA), a dc offset cancellation circuit, a quadrature local oscillator (LO) generator, and an RF front-end. It is designed for both the normal-rate Bluetooth with an instantaneous bit rate of 1 Mb/s and the high-rate Bluetooth of up to 12 Mb/s. The receiver employs a dualconversion combined with a baseband dual-path architecture for resolving many problems such as flicker noise, dc offset, and power consumption of the dual-mode system. The transceiver requires none of the external image-rejection and intermediate frequency (IF) channel filters by using an LO of 1.6 GHz and the fifth order onchip filters. The chip is fabricated on a $6.5-mm^{2}$ die using a standard $0.25-{\mu}m$ CMOS technology. Experimental results show an in-band image-rejection ratio of 40 dB, an IIP3 of -5 dBm, and a sensitivity of -77 dBm for the Bluetooth mode when the losses from the external components are compensated. It consumes 42 mA in receive ${\pi}/4-diffrential$ quadrature phase-shift keying $({\pi}/4-DQPSK)$ mode of 8 Mb/s, 35 mA in receive GFSK mode of 1 Mb/s, and 32 mA in transmit mode from a 2.5-V supply. These results indicate that the architecture and circuits are adaptable to the implementation of a low-cost, multi-mode, high-speed wireless personal area network.

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