• 전기전자학회논문지
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• 제19권4호
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• pp.596-602
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• 2015

본 논문에서는 HEVC와 VP9 겸용의 통합 역변환기를 설계하였다. 제안하는 아키텍처는 $4{\times}4$부터 $32{\times}32$ 크기의 HEVC IDCT, $4{\times}4$ 크기의 HEVC IDST, $4{\times}4$부터 $32{\times}32$ 크기의 VP9 IDCT, $4{\times}4$부터 $16{\times}16$ 크기의 VP9 IADST, $4{\times}4$ 크기의 IWHT까지 모든 모드의 계수 변환을 통합 역변환기에서 처리가 가능하다. HEVC와 VP9의 IDCT는 계수의 스케일만 다를 뿐 동일한 연산을 사용하며, HEVC의 $4{\times}4$ IDST와 VP9 $4{\times}4$ IADST 또한 계수의 스케일만 다를 뿐 동일한 연산을 사용한다. 더욱이 HEVC IDCT, VP9 IDCT, VP9 IADST 또한 상위 수준 IDCT의 서브셋이다. 제안하는 아키텍처는 연산이 같은 경우 곱셈기를 재사용하고 계수가 다를 경우에도 덧셈기 및 버터플라이 구조등을 최대한 공유함으로써 하드웨어의 크기를 크게 줄였다. 0.18 um 공정에서 합성했을 때 게이트 수가 456,442 게이트로 기존 아키텍처 대비 22.6% 감소하였다.

• 전기전자학회논문지
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• 제19권3호
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• pp.392-399
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• 2015

본 논문에서는 HEVC와 VP9 코덱의 계수 변환 (Transform)을 수행하는 통합형 아키텍쳐를 제안하여 하드웨어 크기를 줄이고자 한다. 제안하는 아키텍쳐는 HEVC $4{\times}4$ IDCT, HEVC $4{\times}4$ IDST, VP9 $4{\times}4$ IDCT, VP9 $4{\times}4$ IADST를 통합 하드웨어에서 처리가 가능하다. HEVC $4{\times}4$ IDCT와 VP9 $4{\times}4$ IDCT는 계수의 스케일만 다를 뿐 동일한 IDCT 연산을 사용하며, 마찬가지로 HEVC $4{\times}4$ IDST와 VP9 $4{\times}4$ IADST도 계수의 스케일만 다를 뿐 동일한 IDST 연산을 사용한다. 더욱이 IDCT 연산과 IDST 연산에는 상당히 많은 유사점이 있어 일부 하드웨어를 공동으로 사용할 수 있다. 따라서 제안하는 하드웨어는 4가지 연산에 대해 곱셈기의 계수는 각각 다르지만 버터플라이 덧셈기등은 공통으로 사용하여 통합적으로 수행한다. 0.18um 공정에서 합성했을 때 게이트 수가 약 6,679 게이트로 기존 아키텍처 대비 25.3% 감소함을 확인하였다.

• 전자공학회논문지
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• 제53권4호
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• pp.106-114
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• 2016

본 논문에서는 VP9 디코더에 대한 행렬 기반의 정수형 역변환 구조를 제안한다. 제안하는 구조는 DCT(Discreste Cosine Transform), ADST(Asymmetric Discrete Sine Transform) 그리고 WHT(Walsh-Hadamard Transform)에 대한 알고리즘을 공유하며 버터플라이구조보다 하드웨어 리소스를 줄이고 제어하기 쉬운 하드웨어 구조이다. VP9 구글 모델 내 정수형 역변환은 버터플라이구조 기반의 정수형 역변환 구조를 가진다. 일반적인 버터플라이구조와는 달리 구글모델 내 정수형 역변환은 각 단계마다 라운드 쉬프트 연산기를 가지며, 비대칭 구조의 사인 변환을 포함한다. 따라서 제안하는 구조는 모든 역변환 모드에 대해 행렬계수 값을 근사하고, 이 계수 값을 이용하여 행렬연산 방식을 사용한다. 본 논문의 기술을 사용하면 역변환 알고리즘에 대한 모드별 동작 공유 및 버터플라이구조에 비해 곱셈기 수를 2배가량 감소시킬 수 있다. 그래서 하드웨어 리소스를 효율적으로 관리가 가능해진다.