• 한국전자파학회논문지
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• 제23권4호
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• pp.475-483
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• 2012

본 논문은 차세대 재구성 전력증폭기용을 위해서, 새로운 타입의 다중 모드 혼합형 전압 공급기를 제안한다. 이를 위한 핵심 회로인 스위칭 증폭기의 새로운 구조를 제안하였다. 혼합형 전압 공급기의 가장 중요한 성능지표 중의 하나인 효율을 증가시키기 위해 멀티 스위칭 증폭기 구조를 이용하였고, 또한 다중 모드 구현을 위해서 멀티 스위칭 증폭기와 입력 신호 검출단을 이용하였다. 성능 비교를 위해서 기본 구조를 지닌 혼합형 가변전압 공급기도 같이 설계되었으며, 새롭게 제안하는 구조 이외에는 모두 동일하게 설계하여 비교를 용이하도록 하였다. 설계된 혼합형 전압 공급기의 효율을 측정하기 위해 384 kHz/3.84 MHz/5 MHz 대역폭을 가지는 EDGE, WCDMA, LTE 신호를 적용하였다. EDGE를 적용한 효율은 85 %, WCDMA를 적용한 효율은 84 % 그리고 LTE를 적용한 효율은 79 %의 결과를 얻게 되었다. 이는 기본 구조보다 최대 9 %의 성능 향상을 얻었으며, 차세대 재구성 송신기인 다중 대역 및 다중 모드 송신기 구현에 적용 가능함을 입증한다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.6-12
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• 2010

본 논문에서는 시그마-델타 변조기에 기반 한 D급 오디오 증폭기를 제안한다. 16-비트 병렬의 디지털 입력신호는 4-차 디지털 시그마-델타 변조기에 의해 2-비트의 신호로 직렬화되고, 이 신호는 4-차 아날로그 시그마-델타 변조기로 인가된다. 아날로그 시그마 델타 변조기의 출력단의 파워 스위치는 3-레벨로 동작하며, 3-레벨의 펄스 밀도 변조(PDM) 출력 신호는 LC-필터를 통해 저역 통과되어 스피커에 전달된다. 아날로그 시그마-델타 변조기의 첫 단의 적분기는 디지털 시그마-델타 변조기의 출력으로부터 샘플된 이산 시간 영역의 신호를 입력으로 받아들이고, 동시에 파워 스위칭 단의 연속 시간 영역의 출력 신호를 부궤환(feedback) 받기 위해 스위치드-캐패시터 적분기와 연속시간 영역의 적분기를 혼합된 형태로 구현되었다. 제안된 클래스-D 오디오증폭기는 CMOS 0.13-um 공정을 이용해 제작되었으며 100-Hz 부터 20-kHz의 신호 주파수 영역에서 동작한다. 제작된 D급 오디오 증폭기는 4-${\Omega}$ 부하 저항에서 최대 18.3-mW을 내고 0.035-%의 전고조파 왜율(total harmonic distortion pluse noise : THD+N) 성분과 80-dB의 입력신호 대역폭(dynamic range)을 갖는다. 아날로그 및 디지털 변조기는 1.2-V 전원 전압으로 동작하며 총 457-uW의 전력을 소모한다.

• 한국전자파학회논문지
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• 제22권4호
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• pp.440-446
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• 2011

본 논문에서는 레이더 시스템에 적용이 가능한 50 W 출력을 가지는 X-대역 pulsed SSPA(Solid State Power Amplifier)를 설계 및 제작하였다. SSPA를 펄스 모드로 동작시키는 방법으로 펄스 변조 방법과 전원 스위칭 방법을 혼용한 방법을 제안하였다. SSPA는 구동 증폭기, 고출력 증폭기, 펄스 변조기로 구성되며, 충분한 이득과 출력 크기를 얻기 위해 25 W GaAs FET 4개를 병렬 구조로 구성하였다. 측정 결과 1.12 GHz 대역폭에서 출력 50 W, 이득 44.2 dB의 성능을 가졌다. 또한, pulse droop은 1 dB 이하로 설계 목표를 만족하였으며, 12.45 ns 이하의 상승/하강 시간을 가졌다. 제작된 X-대역 pulsed SSPA 크기는 $150{\times}105{\times}30\;mm^3$로 매우 작은 크기를 가졌다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.425-435
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• 2016

This paper describes a spread-spectrum clock generation method by utilizing a ${\Delta}{\Sigma}$ digital PLL (DPLL) which is solely based on binary phase detection and does not require a linear time-to-digital converter (TDC) or other linear digital-to-time converter (DTC) circuitry. A 1-bit high-order ${\Delta}{\Sigma}$ modulator and a hybrid finite-impulse response (FIR) filter are employed to mitigate the phase-folding problem caused by the nonlinearity of the bang-bang phase detector (BBPD). The ${\Delta}{\Sigma}$ DPLL employs a two-point modulation technique to further enhance linearity at the turning point of a triangular modulation profile. We also show that the two-point modulation is useful for the BBPLL to improve the spread-spectrum performance by suppressing the frequency deviation at the input of the BBPD, thus reducing the peak phase deviation. Based on the proposed architecture, a 3.2 GHz spread-spectrum clock generator (SSCG) is implemented in 65 nm CMOS. Experimental results show that the proposed SSCG achieves peak power reductions of 18.5 dB and 11 dB with 10 kHz and 100 kHz resolution bandwidths respectively, consuming 6.34 mW from a 1 V supply.