• 한국항행학회논문지
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• 제14권1호
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• pp.57-65
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• 2010

본 연구에서는 새로운 형태의 로봇 제어기의 구조인 이기종 멀티프로세서 제어기의 개념적인 구조를 제시하며, 제어기 내에 분산된 멀티프로세서들을 sRIO 통신을 이용하여 통합하는 구조적인 방법을 소개한다. 또한 sRIO 통신으로 통합된 이기종 멀티프로세서의 구현을 위한 방법으로 FPGA 내에 설계된 sRIO IP Core를 활용한 시뮬레이션을 수행하고 그 결과를 확인하였다.

• 한국정보처리학회논문지
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• 제6권4호
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• pp.890-900
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• 1999

동질형 다중프로세서 시스템에서는 시스템의 성능을 향상시키기 위하여 타스크 수를 가능한 한 균등하게 배분하는 타스크 할당 알고리즘이 일반적으로 사용되고 있다. 그러나, 이질형 다중 프로세서 시스템에서는 이런 알고리즘에 의해 효과적인 타스크 할당이 이루어질 수 없다. 따라서, 이질형 다중 프로세서 시스템에서는 JSQ(Join the Shortest Queue) 알고리즘이 일반적으로 사용되고 있다. 그러나 JSQ 알고리즘은 프로세서 간에 타스크의 처리 능력의 차이가 클 경우에는 효율적이지 못하다. 본 논문에서는 타스크의 도착 시간, 타스크의 서비스 시간, 수행되어진 타스크의 수 등의 동적 데이터에 의해 습득된 프로세서의 처리 능력과 포컬 큐(local queue)의 길이를 동시에 고려한 휴리스틱(heuristic) 타스크 할당 알고리즘을 제시한다. 시뮬레시이션 결과, 제안한 휴리스틱 할당 알고리즘에 의해 시스템 성능을 크게 향상 시킬 수 있음을 보여 주었다.

• 대한임베디드공학회논문지
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• 제9권6호
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• pp.315-321
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• 2014

Mobile computing devices such as smartphones, tablet computers have become the dominant personal computing platforms. Energy efficiency is a prime design requirement for smart devices. In order to reduce the energy consumption of the smart devices, analysis of performance and energy consumption has become important. However, so far, there is no framework for the analysis and systematic approach to improve the power consumption of the heterogeneous multi-core system. In this paper, we describe a new framework for the analysis of heterogeneous multi-core systems. Also, by use of an analysis tool, can be provide reliability and productivity of development results.

• ETRI Journal
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• 제30권1호
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• pp.141-151
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• 2008

In this paper, we introduce a new verification platform with ARM- and DSP-based multiprocessor architecture. Its simple communication interface with a crossbar switch architecture is suitable for a heterogeneous multiprocessor platform. The platform is used to verify the function and performance of a DVB-T baseband receiver using hardware and software partitioning techniques with a seamless hardware/software co-verification tool. We present a dual-processor platform with an ARM926 and a Teak DSP, but it cannot satisfy the standard specification of EN 300 744 of DVB-T ETSI. Therefore, we propose a new multiprocessor strategy with an ARM926 and three Teak DSPs synchronized at 166 MHz to satisfy the required specification of DVB-T.

• International Journal of Fuzzy Logic and Intelligent Systems
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• 제8권1호
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• pp.75-81
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• 2008

This paper presents a top-down approach to implement an MPEG-2 audio encoder in VLSI. As the algorithm of an MPEG-2 audio encoder is heavy-weighted and heterogeneous(to be mixture of several strategies), the encoder design process is undertaken carefully from the algorithmic level to the architectural level. Firstly, the encoding algorithm is analyzed and divided into sub-algorithms, called tasks, and the tasks are partitioned in the way of reusing the same designs. Secondly, the partitioned tasks are scheduled and synthesized to make the most efficient use of time and space. In the end, a real-time 5 channel MPEG-2 audio encoder is designed which is a heterogeneous multiprocessor system; two hardwired logic blocks and one specialized DSP processor.

• ETRI Journal
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• 제40권6호
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• pp.759-773
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• 2018

Uncore components such as on-chip memory systems and on-chip interconnects consume a large amount of energy in emerging embedded applications. Few studies have focused on next-generation analytical models for future chip-multiprocessors (CMPs) that simultaneously consider the impacts of the power consumption of core and uncore components. In this paper, we propose a convex-optimization approach to design heterogeneous uncore architectures for embedded CMPs. Our convex approach optimizes the number and placement of memory banks with different technologies on the memory layer. In parallel with hybrid memory architecting, optimizing the number and placement of through silicon vias as a viable solution in building three-dimensional (3D) CMPs is another important target of the proposed approach. Experimental results show that the proposed method outperforms 3D CMP designs with hybrid and traditional memory architectures in terms of both energy delay products (EDPs) and performance parameters. The proposed method improves the EDPs by an average of about 43% compared with SRAM design. In addition, it improves the throughput by about 7% compared with dynamic RAM (DRAM) design.

• 대한전자공학회논문지SD
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• 제37권9호
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• pp.66-77
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• 2000

이 논문에서는 Best Imaginary Level-Iterative(BILI) 분할 방법이라 부르는 새로운 하드웨어/소프트웨어 분할 알고리즘을 제안하다. 이 분할 알고리즘은 여러 개의 하드웨어와 소프트웨어로 이루어진 시스템에 대해서 분할을 할 수 있을 뿐만 아니라, 여러 가지의 구현 가능성 중에서 적은 비용의 구현을 선택하는 문제까지 해결한다. 이 분할 알고리즘은 기존의 분할 알고리즘인 GCLP와 비교하여 약 15%의 비용 감소를 가지고, 항상 최적의 해를 찾는 장수 선형 프로그래밍과 비교하여 약 5%정도의 비용 증가를 가진다.