• 인터넷정보학회논문지
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• 제25권1호
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• pp.29-37
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• 2024

본 논문에서는 환자와 같은 특정 객체의 움직임을 감지하고 추적하기 위한 효율적인 영상처리 시스템을 제안한다. 이진화된 차 영상에서 객체의 윤곽선추출을 위하여 기존 알고리즘대비 대비 정밀한 감지가 가능하고 혼성모드설계에 용이한 세선화 알고리즘을 적용하여 영역을 추출한다. 연산량이 많은 이진화와 세선화 단계를 RTL(Register Transfer Level) 기반으로 설계하여 논리회로 합성을 거쳐 최적화된 하드웨어 블록으로 대체된다. 설계된 이진화 및 세선화 블록은 표준 180n CMOS 라이브러리를 이용하여 논리회로로 합성한 후 시뮬레이션을 통하여 동작을 검증하였다. 소프트웨어기반의 성능비교를 위해 32bit FPGA 임베디드시스템 환경에서 640 × 360 해상도의 샘플 영상을 적용하여 이진 및 세선화 연산에 대한 성능분석도 실시하였다. 검증결과 혼성모드 설계가 이전의 소프트웨어로만 이루어지는 처리속도에서 이진 및 세선화 단계에서 93.8% 향상될 수 있음을 확인하였다. 제안된 객체인식을 위한 혼성모드 시스템은 인공지능 네트워크가 적용되지 않는 엣지 컴퓨팅 환경에서도 환자의 움직임을 효율적으로 감시할 수 있을 것으로 기대된다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제8권11호
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• pp.271-276
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• 2019

LUT 기반의 S-Box를 사용하는 기존의 ARIA 알고리듬은 처리속도는 빠르지만 회로의 크기가 매우 커지게 되어 저면적이 요구되는 소형의 휴대용 기기에는 적용하기 어렵다. 본 논문에서는 하드웨어 면적의 감소를 위해 개선된 합성체 S-Box를 기반으로 한 최적의 ARIA 암호프로세서 설계를 제안한다. ARIA 알고리듬에서의 키 스케쥴링 과정에서 확산 및 치환 계층에서 반복적으로 사용한다. 여기에서는 또한, 키 스케쥴링 과정에서의 사용 면적을 최소화하는 방안으로 치환과 확산 계층에서 하드웨어 자원의 공유 방법을 제안한다. 설계된 ARIA 암호프로세서는 Verilog-HDL을 이용하여 회로를 기술하였고, Xilinx XC3S1500을 타겟으로 하여 논리 합성을 수행하였다. 설계된 시스템의 기능 검증을 위해 Mentor사의 Modelsim 10.4a 툴을 이용하여 논리 및 타이밍 시뮬레이션을 수행하였다.

• 문화기술의 융합
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• 제3권4호
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• pp.171-175
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• 2017

최근 CNN(Convolutional Neural Network)의 구조가 복잡해지고 신견망의 깊이가 깊어지고 있다. 이에 따라 신경망의 학습에 요구되는 연산량 및 학습 시간이 증가하게 되었다. 최근 GPGPU 및 FPGA를 이용하여 신경망의 학습 속도를 가속화 하는 방법에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 NVIDIA GPGPU를 제어하는 CUDA를 이용하여 CNN의 특징추출부와 분류부에 대한 연산을 가속화하는 방법을 제시한다. 특징추출부와 분류부에 대한 연산을 GPGPU의 블록 및 스레드로 할당하여 병렬로 처리하였다. 본 논문에서 제안하는 방법과 기존 CPU를 이용하여 CNN을 학습하여 학습 속도를 비교하였다. MNIST 데이터세트에 대하여 총 5 epoch을 학습한 결과 제안하는 방법이 CPU를 이용하여 학습한 방법에 비하여 약 314% 정도 학습 속도가 향상된 것을 확인하였다.

• 전자공학회논문지D
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• 제36D권5호
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• pp.36-43
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• 1999

새로운 방식의 직접 디지털 주파수 합성기(Direct Digital Frequency Synthesizer, DDFS)의 설계방식을 제시하였다. 배열형 CORDIC(Coordinate Rotate Digital Computer)을 해석함에 있어서 오차의 크기를 계산하였다. 오차에는 계산회수의 부족에서 발생하는 ‘반복회수오차’와 제한된 데이터 비트수를 사용함으로써 계산에 사용하지 못하는 유효숫자 이하를 버림으로써 발생하는‘절단오차’로 분류할 수 있다. 실제로 각 비트별로 오차를 측정해 보면 8비트시 7단, 16비트시 12단, 24비트시 20단으로 근최적화된 파이프라인 단수를 얻을 수 있었다. 이 DDFS는 FPGA칩으로 구현되었고, 측정결과 235MHz의 구동 클럭에서 안정된 동작을 보였으며, 11.75MHz의 최대 출력 주파수를 발생시켰다. 위상별 진폭값을 ROM에 저장하는 기존의 방식에 비하여, 보다 높은 정밀도와 처리속도를 보이며, 제조공정 역시 단순해 질 것이다. 특히 같은 비트를 채택한 경우 롬방식에 비하여 5배정도의 높은 정밀도를 얻었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2006년도 춘계학술발표대회
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• pp.1019-1022
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• 2006

본 논문에서는 RFID Tag을 위한 개선된 인증 프로토콜의 설계 및 검증에 관하여 기술한다. 제안한 프로토콜은 ISO/IEC 18000 standard를 기본으로하고 있으며, 강인한 인증을 위해 표준 프로토콜 frame format 을 수정한다. 상호 인증을 위해 three-way challenge response 프로토콜을 사용하며, 인증 알고리듬은 SHA-1이 추가되었다. 제안한 프로토콜의 검증을 위해 Xilinx ISE 6.2i 툴을 사용하여 RFID Tag의 디지털 part를 설계하였고, Virtex Xcv4000 FPGA 를 타겟으로 합성을 수행하였다. RFID Tag의 디지털 part는 Mentor's Modelsim을 이용하여 시뮬레이션을 수행하였고, 동작속도는 약 75MHz를 가지며, 1290개의 슬라이스가 사용되었다.

• 한국통신학회논문지
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• 제27권8C호
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• pp.812-818
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• 2002

반도체 기술과 멀티기디어 통신기술이 발달하면서 고품위의 영상과 다중 채널의 오디오에 관심을 갖게되었다. 특히 DVD 시장의 급성장으로 인하여 고품질의 영상 및 오디오 필요성이 중요한 기술로 대두되었다. MPEG-Audio 표준안은 어떠한 비트율도 지원한다. 본 논문에서는 MPEG-Audio의 핵심부분인 필터부분을 DALUT (Distributed Arithmetic Look-Up Table)방식을 사용하여 FPGA(Field Programmable Gate Array)에 구현하였다. 고속 필터를 설계하기 위해서 승산기 대신에 DALUT를 사용하였으며 최소 10㎒에서 최대 30㎒ 사이에서 동작한다. 본 논문의 설계는 모두 VHDL로 구현하였으며, 알고리즘 검증은 C언어를 사용하였다. VHDL의 시뮬레이션은 ALDEC사의 Active-HDL5.1과 Synopsys사의 vhdlsim을 사용하였고, 합성은 Synopsys사의 design-analyzer를 사용하였다. 타겟 라이브러리는 XILINX사의 XC4010E, XC4020EX, XC4052XL을 사용하였으며, P＆R 툴은 XACT Ml.4를 사용하였다.

• 한국통신학회논문지
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• 제25권12B호
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• pp.2069-2084
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• 2000

최근 들어 무선 ATM, 무선 LAN 및 디지털 지상 방송 시스템 등을 위한 고속 전송 방식으로 큰 관심을 받고 있는 OFDM (orthogonal frequency division multiplexing) 방식은 다중 직교 부반송파를 이용하여 신호를 전송함으로써 전송 신호 진폭의 변화가 매우 심하여 고출력 증폭기의 비선형 특성으로 인한 심각한 왜곡이 발생된다. 본 논문에서는 이러한 비선형 왜곡의 보상을 위한 기저대역 사전왜곡기 (baseband predistorter)를 실제 구현할 때 계산 복잡도를 크게 감소할 수 있는 효율적인 구조를 제안하였다. 또한, 이러한 구조에 기반하여 수십 Mbps급 고속 무선 ATM 등에 사용 가능한 사전왜곡기를 VHDL을 이용하여 설계하고 ASIC화를 위하여 Synopsys tool을 통해 합성하였으며 실제 Altera FPGA에 구현하여 이의 성능을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.425-426
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• 2008

본 논문에서 설계한 802.11 MAC(Medium Access Control)은 하드웨어와 소프트웨어의 통합 구조로 되어 있다. MAC에서 가장 빠르게 동작해야 하는 프레임 전송과 수신블록은 하드웨어로 설계를 하였고, 그 외에는 소프트웨어로 설계가 되었다. 하드웨어로 설계된 MAC은 802.11 표준문서에 포함된 SDL(Specification and Description Language)을 기초하여 설계하였으며, 성능 향상을 위하여 수신블록의 중복 프레임 검사를 수행하는 블록과 프레임을 분석하여 정보를 추출하는 블록을 SDL과 다르게 설계 하였다. 삼성 0.35공정 라이브러리를 이용하여 합성한 결과 3만 게이트의 크기를 갖으며, 최대 동작 주파수는 100MHz이다. 메모리는 47Kbits SRAM을 사용하였다. 실제동작의 검증에 앞서 Mentor Graphics사의 ModelSim을 이용하여 시뮬레이션을 수행하였으며, 동작 검증은 Huins 사의 Altera Excalibur FPGA가 탑재된 XP8000 보드를 이용하여 이루어 졌다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.784-787
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• 1999

This paper describes a direct digital frequency synthesizer using the CORDIC algorithm, which can be implemented efficiently for a digital sinusoid synthesis. To optimize the hardware design parameters, we perform numerical analysis of the quantization effects for the CORDIC-based architecture. A pipelined architecture is employed to obtain a high data throughput,. We estimate and summarize its hardware costs for a variable accuracy, and a CORDIC-based architecture for 9 bit accuracy is emulated in FPGA.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.215-218
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• 2007

여러 동영상 부호화 방식에서 영상프레임을 분할해서 이전에 부호화된 프레임으로부터 움직임을 추정하여 현재의 블록을 예측하는 움직임 보상을 사용하고 있다. 움직임 보상에 사용되는 화소정밀도가 높을수록 보다 좋은 성능을 갖지만 연산량은 증가하게 된다. 본 논문에서는 1/4 화소 정밀도를 지원하는 H.264/AVC 부호화기에 적합한 움직임 보상기를 연구하였다. 전치 배열과 휘도 6-tap 필터 3개를 사용하여 높은 하드웨어 이용률을 갖게하였다. VHDL을 사용하여 Xilinx ISE툴을 사용하여 합성하고, 보드 수준에서 PCI인터페이스를 사용하여 검증하였다. 본 논문에서 제안하는 움직임 보상기는 실시간 처리를 요구하는 분야에 응용 가능할 것으로 예견된다.