• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.464-466
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• 2019

원자력 발전소에 사용되는 제어기는 높은 신뢰도를 요구한다. 한국형 디지털 원자력 발전소인 APR1400 (Advanced Power Reactor 1400)을 비롯하여, 과거 많은 원자력 발전소에 FPGA (Field Programmable Gate Array)와 CPLD (Complex Programmable Logic Device, 이하 FPGA로 통칭)가 포함된 제어기가 적용되고 있다. 적용 초기에는 FPGA를 일반적인 IC (Integrated Circuit)처럼 기기검증 및 성능시험으로만 검증을 하였다. 이후 90년대에 들어 FPGA검증에 대한 연구가 시작되면서, FPGA가 칩이 되기 전까지를 소프트웨어로 간주하여 IEEE 1012-2004를 적용하여 소프트웨어 확인 및 검증을 하였다. 현재에는 유럽표준인 IEC 62566을 적용하여 많은 검증을 하고 있다. 이 방법은 현재까지 가장 현명한 방법으로 평가 받고 있다. 이유는 기존의 검증 방법에서 문제가 되었던 SoC (System on Chip)의 특징을 검증하는 방법을 충분히 적용하였기 때문이다. 하지만, IEC 62566은 유럽 표준으로 아직 미국에서는 채택을 하지 않고 있으며, FPGA에 대해서는 IEEE 1012를 적용하는 것을 유지하고 있다. IEEE 1012-2004나 IEC 62566은 기술 표준으로 실무에서는 다양한 방법을 적용하여 기술 표준을 충족시켜서 적용하고 있다. 이 논문에서는 SoC의 검증 방법이 적용된 원자력 안전등급 FPGA에 대한 검증 방법의 절차 및 중요사항에 대해 설명하고자 한다.

• ETRI Journal
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• 제43권6호
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• pp.1113-1129
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• 2021

Lightweight ciphers are increasingly employed in cryptography because of the high demand for secure data transmission in wireless sensor network, embedded devices, and Internet of Things. The PRESENT algorithm as an ultralightweight block cipher provides better solution for secure hardware cryptography with low power consumption and minimum resource. This study generates the key using key rotation and substitution method, which contains key rotation, key switching, and binary-coded decimal-based key generation used in image encryption. The key rotation and substitution-based PRESENT architecture is proposed to increase security level for data stream and randomness in cipher through providing high resistance to attacks. Lookup table is used to design the key scheduling module, thus reducing the area of architecture. Field-programmable gate array (FPGA) performances are evaluated for the proposed and conventional methods. In Virtex 6 device, the proposed key rotation and substitution PRESENT architecture occupied 72 lookup tables, 65 flip flops, and 35 slices which are comparably less to the existing architecture.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2002년도 ICCAS
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• pp.89.4-89
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• 2002

$\textbullet$ Field Programmable Gate Array $\textbullet$ flexible hardware $\textbullet$ neural network $\textbullet$ determinism learning $\textbullet$ multi-valued logic $\textbullet$ disjunctive normal form $\textbullet$ multi-dimensional exclusive OR

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2006년도 추계학술대회 논문집
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• pp.65-66
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• 2006

• 전자공학회지
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• 제31권8호
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• pp.44-51
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• 2004

최근 SoC (System on Chip) 기술의 발전으로 최대 10 Gbps의 처리율을 갖는 네트워크 프로세서가 개발되고 있다. 네트워크 프로세서는 기존의 ASIC (Application Specific Integrated circuit)또는 FPGA (Field Programmable Gate Array) 등 하드웨어가 수행하던 고속의 패킷 처리 기능을 소프트웨어 기반으로 처리하도록 함으로써 다양한 기능의 패킷 처리를 저비용으로 단시간 내에 개발 할 수 있는 장점을 갖고 있다.(중략)

• 전기전자학회논문지
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• 제20권4호
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• pp.344-350
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• 2016

본 논문에서는 움직이는 영상에 대해 물리적인 회전이 발생하였을 때, 빠른 보정을 처리하기 위해 회전된 영상의 회전 각도를 고속으로 처리하기 위한 ECP (Extreme Contour Point) 알고리즘의 FPGA (Field Programmable Gate Array) 하드웨어 설계를 최적화하였고, XC7Z020 xc7z020-3clg400 FPGA 보드와 xilinx 14.2 툴을 사용하여 검증하였다. 잘 알려진 각도 산출 알고리즘인 CORDIC (Coordinate Rotation Digital Integrated Computation)과 비교하여 4ns의 유사한 동작 속도 안에서 CORDIC 대비 Registers는 108%, Look Up Tables (LUTs)는 91% 감소하는 등 하드웨어 비용이 우수함을 확인하였다.

• 정보처리학회논문지B
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• 제13B권3호
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• pp.223-230
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• 2006

윈도우 기반의 영상처리는 전체 영상처리 분야에 있어서 기본이 되는 분야이다. 이러한 윈도우 기반의 영상처리는 처리해야 할 데이터와 연산이 매우 많은 편이기 때문에 범용 컴퓨터 구조에서 소프트웨어 프로그램을 사용하여 윈도우 기반 영상처리에서 필요로 하는 모든 연산을 실시간으로 수행하기 힘들다. 본 논문에서는 FPGA(Field Programmable Gate Array)를 사용하여 윈도우 기반 영상처리를 실시간으로 수행할 수 있는 병렬 하드웨어 구조를 제안하고자 한다. 또한 제안한 구조를 통해 VHDL(VHSIC Hardware Description Language)을 이용하여 윈도우 기반의 영상처리 중 하나인 동적 문턱치화(dynamic thresholding) 회로와 국부 히스토그램 평활화(local histogram equalization) 회로를 설계하고 FPGA로 해당 회로를 구현할 것이다. 구현된 회로의 성능 측정도 다루어 진다.

• 한국산학기술학회논문지
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• 제9권2호
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• pp.462-469
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• 2008

본 논문에서는 KOINONIA 무선 개인 영역 네트워크 (WPAN: Wireless Personal Area Network) 표준을 프로그래밍 가능한 게이트 배열 (FPGA: Field-Programmable Gate Array)로 설계하고 시스템 온 칩 (SoC: System on Chip)으로 구현하였다. 변조부에서는 정진폭을 유지할 수 있도록 잉여 비트를 이용하여 부호화하였고, 수신부에서는 이 잉여 비트를 복호 하는데 사용함으로써 낮은 신호 대 잡음비 (SNR: Signal to Noise Ratio)에서도 동작이 가능하게 하였다. KOINONIA WPAN은 400만 게이트 급의 FPGA에서 44MHz이상으로 동작하였으며, 무선 주파수 (RF: Radio Frequency) 모듈과의 연동 실험에서는 최소 입력 전력 레벨 감도 (MIPLS: Minimum Input Power Level Sensitivity)가 -86dBm인 환경에서 SNR은 13dB, 패킷 오율 (PER: Packet Error Rate)은 1% 이하라는 높은 성능을 나타내었다. SoC 칩은 하이닉스 0.25um 상보 금속 산화 반도체 (CMOS: Complementary Metal Oxide Semiconductor) 공정을 이용하였으며 면적은 $6.52mm{\times}6.92mm$이다.

• 한국인터넷방송통신학회논문지
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• 제21권5호
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• pp.11-18
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• 2021

소형 Radio Frequency 추적레이다는 표적에 대하여 전천후 Radio Frequency 신호 처리를 통하여 표적을 식별하고 주요 표적에 대하여 표적을 탐색, 탐지하여 추적하는 Radio Frequency 센서를 보유한 추적시스템이다. 본 논문에서는 전천후 Radio Frequency를 이용하여 표적 정보를 획득하여 실시간 신호처리를 통하여 표적을 식별하기 위한 고속의 멀티코어 DSP인 TMS320C6678과 XILINX FPGA(Field Programmable Gate Array)가 탑재된 보드 개발의 내용을 설명한다. DSP, FPGA 선정과 신호처리를 위한 DSP-FPGA 결합 아키텍처에 대하여 제안하고 또한 고속의 데이터 전송을 위한 SRIO의 설계에 대하여 설명한다.

• 전자공학회논문지
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• 제51권9호
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• pp.182-189
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• 2014

탭 딜레이(tapped delay) 방식은 field-programmable gate arrary(FPGA) 내부 리소스를 이용한 설계에 적합하여 FPGA기반 시간-디지털 변환기(time-to-digital converter)로 널리 사용되고 있다. 그런데 이 방식의 시간-디지털 변환기에서는 지연 소자로 사용하는 전용 캐리체인(dedicated carry chain)의 탭 당 지연시간 차이가 정밀도 저하의 가장 큰 원인이 되고 있다. 본 논문에서는 일반적인 구형파 대신 고정된 시간 폭을 가지는 펄스신호를 지연 소자로 인가하고 상승과 하강 엣지에서 두 번의 시간 측정을 통해 전용 캐리체인내 지연시간의 불균일성을 보상하고 정밀도를 향상하는 시간-디지털 변환기 구조를 제안한다. 제안한 구조는 두 번의 시간 측정을 위해 2개 구역의 전용 캐리체인을 필요로 한다. Dual 엣지 보상 전 두 전용 캐리체인에서 탭 당 지연시간의 평균은 각각 17.3 ps, 16.7 ps에서 보상 후 평균은 11.2 ps, 10.1 ps으로 감소하여 각각 35%, 39% 이상 향상되었다. 가장 중요한 탭 당 최대지연 시간은 41.4 ps, 42.1 ps에서 20.1 ps, 20.8 ps 로 50% 이상 감소하였다.