• 전자공학회논문지B
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• 제30B권11호
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• pp.17-26
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• 1993

In this paper, a VlSI architecture for Reed-Solomon (RS) decoder based on the Berlekamp algorithm is proposed. The proposed decoder provided both erasure and error correcting capability. In order to reduc the chip area, we reformulate the Berlekamp algorithm. The proposed algorithm possesses a recursive structure so that the number of cells for computing the errata locator polynomial can be reduced. Moreover, in our approach, only one finite field multiplication per clock cycle is required for implementation, provided an improvement in the decoding speed, and the overall architecture features parallel and pipelined structure, making a real time decoding possible. From the performance evaluation, it is concluded that the proposed VLSI architecture is more efficient in terms of VLSI implementation than the rcursive architecture based on the Euclid algorithm.

• 전자공학회논문지C
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• 제36C권3호
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• pp.8-16
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• 1999

본 논문에서는 변형된 유클리드(Modified Euclid) 알고리즘을 이용한 {{{{ { GF}_{ } }}}}(2\sup 8\)의 Reed-Solomon(RS) 복호기에 대하여 VLSI로 설계하였다. 면적의 관점에서 효율적인 설계를 위하여 레지스터와 유클리드 ALU를 최대로 공유하는 여러 가지의 새로운 구조를 제안하였다. 에러 위치 다양식 (σ(χ))과 에러 평가 다항식 (ω(χ))을 계산하기 위하여 16개의 ALU 대신에 1개의 ALU를 사용하였으며, 이들 다항식의 계수를 저장하기 위한 레지스터를 24개 대신에 18개를 사용하였다. VHDL을 이용하여 시뮬레이션을 행하고 FLEX\sup TM\ FPGAF를 이용하여 구현을 행함으로써 제안한 구조에 대한 정확성을 검증하였으며 DVD(Digital Versatile Disc)시스템을 위하여(208,192,17) RS 부호와 (182,172,11) RS 부호에 대한 복호 기능을 갖는 RS 복호기를 0.6㎛의 CMOS TLM Compass\sup TM 라이브러리를 사용하여 게이트 숫자가 약 17,000 이고, 코어 면적이 2.299×2.284(5.25㎟)인 VLSI로 설계함으로써 효용성을 검증하였다. 한편, 설계한 칩은20MHz로 동작함을 확인하여 DVD의 요구조건인 3.74MHz를 만족함을 확인하였다.

• 한국정보통신학회논문지
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• 제8권1호
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• pp.170-178
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• 2004

본 논문에서는 Modified Euclid 알고리즘을 이용하여 고속의 Reed-Solomon 복호기를 설계하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 에러 위치 다항식을 구한 후, 에러를 판단하여, 에러 크기 값을 구하는 4단계로 이루어지는데, 본 논문에서는 복호기의 속도를 증가시키고 Latency를 줄이기 위하여 병렬구조의 신드롬 생성기와 빠른 클록 속도의 Modified Euclid 알고리즘 블록을 사용하였으며, Chien Search 블록에서는 에러 위치 다항식을 짝수항과 홀수항으로 나누어 설계하였다. 먼저, 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 Verilog로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 시뮬레이션을 거친 후, $.25{\mu}m$ CMOS 라이브러리를 이용하여 Synopsys사의 합성 툴로 합성을 하고, 최종적으로 후반부 설계인 레이아웃을 시행하였다. 본 논문의 칩은 최대 동작 주파수가 250MHz로서 최대 데이터 전송률은 1Gbps이다.

• 한국통신학회논문지
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• 제18권10호
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• pp.1495-1507
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• 1993

본 논문에서 마이크로프로그램 제어방식을 이용하여 CDP(Compact Disc Player)에서 사용되는 RS 부호(Reed-Solomon code)의 복호기를 설계하였다. 사용한 복호방법은 Newton 항등식들로 부터 얻어진 연립방정식들을 이용하여 오류위치다항식의 계수들을 구하고, C2(외부호)복호에서의 소실데이타 개수를 확인한다. 또한 C2복호에서 소실데이타 값들을 C1(내부호)복호 결과와 신드롬들을 이용하여 구한다. 이와 같은 복호방법을 이용하여 4개의 소실정정까지 할 수 있도록 해서 오류정정능력을 높였다. 설계한 복호기는 오류정정에 필요한 GF(28)상에서 연산을 수행할 수 있는 복호연산기와 프로그램 ROM을 가지고있는 복호제어기 띤 마이크로명령어(microinstruction)들로 구성된다. 마이크로명령어들을 이용하여 RS부호의 복호 알고리즘을 프로그램할 수 있으며, 성능향상이나 다른 용도에 사용하기 위해서는 프로그램 ROM만 바꾸면 가능하므로 간편하다. 본 논문에서 설계한 복호기는 Verilog HDL의 Logic Level Modeling을 이용하여 구현했으며, 설계된 복호기에서 각 마이크로명명령어들은 14비트(=1 word)이고, 프로그램 ROM의 크기는 360 word이다. 또한 C1과 C2를 모두 복호하는데 걸리는 최대시간은 424 clock-cycle이다.