EBCOT(Embedded Block Coding with Optimized Truncation)는 현재 개발 중인 JPEG2000의 기본압축 코덱으로 본 논문에서는 EBCOT를 이용하여 하나의 압축 코덱에서 나온 이미지를 밴드 폭이 상이한 여러채널에 전송할 수 있는 방식에 대해 알아보고 이를 바탕으로 동영상에 적용하여 다채널 영상 전송 시스템을 제안한다. 또한 본 논문에서 사용되는 EBCOT가 JPEG에 쓰이는 RLC와 Huffman Coding 통한 VLC보다 압축 성능이 뛰어나다는 것을 실험적 결과를 통해 알 수 있고 JPEG에 적용할 경우 구조적으로 Paralleling의 증가와도 Error Resilience가 높다는 것을 알 수 있다. 다음으로 MPEG구조에 대해 알아보고 다 채널 영상 전송 시스템을 MPEG으로 구현 할 때의 Rate-Control이 힘든 문제와 원하는 Bit-Rate마다 코덱이 각각 있어야 하는 문제점 을 EBCOT를 적용시켜 해결할 수 있는 방법에 대해 제시한다.
본 논문은 JPEG2000 Encoder를 위한 EBCOT Tier-1의 하드웨어 구현에 관한 것이다. 2000년대 초반, JPEG의 단점을 극복하기 위해 차세대 정지영상 압축 표준으로 등장한 것이 JPEG2000이다. JPEG2000 표준은 DWT(Discrete Wavelet Transform)과 EBCOT Entropy coding 기술을 기반으로 하고 있다. 이 중 EBCOT(Embedded block coding with optimized truncation)은 JPEG2000 표준에서 실제 압축을 수행하는 가장 중요한 기술 중 하나이다. 하지만 EBCOT는 Bit-level 처리를 하기 때문에 JPEG2000 압축 과정 중 절반 정도의 연산 시간을 차지하는 단점을 가지고 있다. 그래서 이에 본 논문은 EBCOT 연산의 효율성을 높이기 위해 수정된 Context 추출 방법과 산술 부호화기 MQ- Coder를 하드웨어 구현하였다. 제안된 시스템은 Verilog-HDL로 구현되었으며 TSMC 0.25um ASIC 라이브러리로 합성한 결과, 게이트 카운트는 30,511개로 구현되었으며, 50MHz의 동작 조건을 만족한다.
차세대 정지영상 압축방식인 JPEG2000은 DWT와 EBCOT로 구성 되어 있다. EBCOT는 컨텍스트 추출부(BPC)와 산술부호화기(AC)로 구성되는데 본 논문에서는 효율적인 EBCOT 설계에 새로운 알고리즘을 적용하여 설계하였다. BPC(Bit Plane Coding)는 context 기반의 부호화기를 사용하였고, 현재의 SigStage register의 값과 상위 비트 플랜의 column 값을 가공한 데이터와 현재의 column 값을 이용하여 코딩패스를 미리 예측하는 기법을 사용하였다. BAC(Binary Arimethic Coder)에는 4단계 pipeline을 적용하였다. 설계된 EBCOT은 Verilog HDL 모델링후 Xilinx FPGA technology를 이용하여 합성한 후 동작을 검증하였다.
본 논문은 EBCOT 알고리즘의 소개와 개선 방법을 제안한다. EBCOT 알고리즘은 웨이블릿 변환과 블록기반 bit-plane 부호화 방법을 활용한 알고리즘이다. EBCOT에서 사용하는 bit-plane 부호화 방법을 블록기반 fractional bit-plane 방법이라고 한다. 이 방법은 bit-plane 전체를 한번에 부호화하는 것이 아니라 블록으로 나누어 부호화를 수행하고 또한 하나의 bit-plane에 대하여서도 4번의 pass를 거치면서 bit의 context에 따라서 부호화를 수행한다. EBCOT는 웨이블릿 변환에 의하여 resolution 스케일러빌리티를 지원하고 fractional bit-plane 부호화에 의하여 SNR 스케일러빌리티를 지원하며 블록기반 부호화에 의하여 ROI에 대한 random 접근 기능을 지원한다. 그리고 EBCOT는 부호화가 완료된 다음에 bit reduction 과정을 수행한다. 이러한 특징들은 이전의 EZW나 SPIHT 방법에 비하여 장점들이라고 할 수 있다. 그러나 bit-plane 부호화를 수행하는 과정에서 효율을 개선할 수 있으며 본 논문은 이에 대한 방법을 제안한다.
기존의 JPEG은 낮은 bit-rate에서의 화질열화현상과 고압축에서의 블록화 영상 등의 단점에 의해 새로운 정지영상 압축 방법이 요구되었다. 이에 차세대 정지영상 표준으로 등장한 것이 JPEG2000이다. JPEG2000 표준은 DWT(Discrete Wavelet Transform)과 EBCOT Entropy Encoding 기술을 기반으로 하고 있다. EBCOT(Embedded block coding with optimized truncation)은 JPEG2000 표준에서 실제 압축을 수행하는 가장 중요한 기술 중 하나이다. 하지만 EBCOT는 bit-level 처리를 하기 때문에 대부분의 연산 시간을 차지하고 있다. 이 때문에 EBCOT의 연산속도를 높이기 위한 연구가 많이 이뤄지고 있다. 이에 본 논문은 JPEG2000 표준의 특징을 이용하여 연산 구조를 개선시킨 Context 추출 방법을 제안한다. 제안한 알고리즘은 고해상도 Multi-Component 정지영상의 압축을 위한 JPEF2000 Encoder Hardware에 적용될 것이다.
본 논문에서는 JPEG2000의 연산 시간을 줄일 수 있는 방법을 제안하였다. JPEG2000의 EBCOT(Embedded Block Coding with Optimized Truncation)는 전체 연산시간의 70%이상을 차지하여 실제 구현 시 많은 문제점으로 지적되고 있다. 본 논문에서는 EBCOT의 연산 시간을 줄이기 위해 웨이블릿 변환 영역에서 구성되는 부대역간의 트리구조(Tree structure) 이용하여 하위 부대역의 스캔 횟수를 줄이는 알고리즘을 제안하였다. 제안한 알고리즘을 적용하였을 경우 표준에 비해 스캔 횟수가 35% 이상 감소함을 확인하였다.
본 연구는 웹 카메라에 적용하기 위한 JPEG2000의 주요 블록인 EBCOT(Embedded Block Coding with Optimized Truncation)의 설계 및 구현에 관한 연구이다. EHCOT 블록은 웨이블렛(wavelet)변환에 의해 분할된 각 sub-band에 존재하는 주위 화소 값들과 상위 bit-plane의 값들에 대한 상호 연관성을 조사하여 context을 추출하고 그 context를 이용하여 엔트로피 부호화(entropy coding)를 수행하는 T1(Tier 1) 블록과 bit-stream을 구성하는 T2(Tier 2) 블록으로 구성된다. 본 논문에서는 JPEG2000에서 전체 압축성능을 좌우하는 EBCOT의 T1 블록을 Synopsys tool을 이용하여 설계하고 구현하였다.
하나의 영상에서 원하는 일부분만 고화질로 압축을 하거나, 우선적으로 전송하기 위하여 JPEG2000 표준에서 관심영역(ROI)코딩 방법을 제공한다. ROI 코딩에서 중요한 것은 ROI와 배경간의 상대적인 중요도 처리와 ROI 마스크 처리이다. 본 연구에서는 ROI 마스크 정보를 줄이고 화질을 개선하기 위하여, 기존의 묵시적 ROI 방법과 수정된 묵시적 ROI 코딩 방법을 보완한 적응적 ROI 코딩 방법을 제안한다. 제안한 방법은 압축된 비트 스트림으로부터 ROI를 추출하는 EBCOT 기반의 ROI 코딩 방법이며, 코드블록을 6가지 패턴으로 분류하여 ROI 마스크 정보를 구한다. 마스크 정보에는 코드블록 당 패턴 정보(3비트)와 두 영역간의 경계의 폭을 나타내는 정보(5비트)가 포함된다. 실험 결과, ROI에서 뿐만 아니라 전체 영역에서도 압축 성능이 우수함을 보였다.
고품질의 영상 압축기인 JPEG2000의 기본 압축 코덱인 EBCOT(Embedded Block Coding With Optimized Truncation)를 설계하였다. 영상 압축기에서 Context 추출 구현을 위하여 코드블록(Code block)으로 분할하고, 비트플랜(Bit-Plane)코딩을 했으며, 3가지 패스 그룹으로 분리한 후 ZC, RLC, MR, SC를 하였다. 산술부호화는 덧셈 연산과 쉬프트 연산만을 사용하는 MQ-coder를 사용하였으며, Context들의 누적 확률을 추정하여 테이블을 작성하였고, 압축데이터를 산출하였다. 영상 압축을 위한 엔트로피 코더의 하드웨어 구현은 VHDL를 이용하여 설계를 하고, Synopsys사의 논리 회로 합성 도구를 사용하여 합성을 하였으며, Altera사의 FLEX 10K250 Device를 이용하여 FPGA로 구현하였다.
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[게시일 2004년 10월 1일]
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