• 제목/요약/키워드: Digital TV simulator

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HFC 망에서 대용량 방송서비스를 위한 채널 결합 기반 전송 방식 및 시뮬레이터 개발 (Transmission Method and Simulator Development with Channel bonding for a Mass Broadcasting Service in HFC Networks)

  • 신현철;이동열;유웅식;최동준;이채우
    • 방송공학회논문지
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    • 제16권5호
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    • pp.834-845
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    • 2011
  • 최근에는 UHD(Ultra High Definition) 방송과 같은 단일 채널 전송용량을 초과하는 새로운 대용량 방송 서비스들이 소개되고 있다. 이러한 대용량 방송 콘텐츠를 전송하기 위해 주로 통신 채널을 통한 데이터 전송에 사용되던 채널 결합 기술들을 적용한 솔루션들이 검토되고 있다. HFC(Hybrid Fiber Coaxial) 망에서는 양방향 데이터 전송서비스를 제공하기 위해서 적용하고 있는 DOCSIS 3.0(Data Over Cable Service Interface Specification 3.0) 규격이 상/하향 채널 결합 기술을 지원하고 있다. 주로 하향 채널을 이용한 단방향 전송 특성을 갖는 방송서비스에 이러한 채널 결합 기술을 적용하기 위해서는 DOCSIS 3.0 규격과는 다른 전송 방식에 관한 연구가 필요하다. 또한, 방송을 위해 다수의 전송 채널을 점유하는 대용량 방송 콘텐츠의 특성 상 기존과 같은 CBR(Constant Bit Rate) 전송보다는 전송 대역 효율 측면에서 유리한 VBR(Variable Bit Rate) 전송에 관한 연구필요성도 제기되고 있다. 이와 더불어 전송 지연 및 지터에 민감한 방송서비스의 특성 상 채널 결합을 위한 채널 할당 및 전송 스케줄링에 관한 연구도 필요하다. 본 논문에서는 HFC 망에서 UHD(Ultra High Definition) 방송콘텐츠와 같은 대용량 방송콘텐츠를 전송하기 위해서 채널 결합 기반의 VBR 방송콘텐츠 전송 방식을 제안하고, OPNET 기반의 전송 시뮬레이터를 개발하여 제안한 전송 방식의 성능을 평가한다. 이를 위해, HFC 망에서 대용량 방송콘텐츠를 전송하기 위한 다양한 시나리오를 정의하고, 전송 시뮬레이터를 이용하여 각 시나리오별 전송 성능을 평가한다. 개발된 시뮬레이터를 통해서 HFC 망에서 효율적으로 대용량 방송서비스를 제공하기 위해 VBR 콘텐츠 전송 및 채널 결합 기술의 필요성을 검토하고 전송 시나리오 별 전송 성능을 평가한다. 이를 통해 개발된 시뮬레이터는 향후 효율적인 대용량 방송콘텐츠 전송 기술 및 시스템 개발에 활용될 수 있을 것으로 기대된다.

2차원 위상 교정 디지털 필터를 이용한 고성능/고화질의 영상 축소기 시스템 개발 및 IC 구현 (System Development and IC Implementation of High-quality and High-performance Image Downscaler Using 2-D Phase-correction Digital Filters)

  • 강봉순;이영호;이봉근
    • 융합신호처리학회논문지
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    • 제2권3호
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    • pp.93-101
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    • 2001
  • 본 논문에서는 DTV, TV-PIP, PC-video, camcorder, videophone 등에 널리 웅용되고 있는 영상 축소기를 제안한다. 제안된 영상 축소기는 2차원 위상 교정 디지털 필터를 이용한 고성능/고화질의 축소이미지를 제공하는 영상 축소기이다. 본 논문에서는 기존 제품에 웅용된 영상 축소기 방식인 Pixel-drop 방식, Upsampling 방식 및 Scaler32 방식의 문제점들을 모두 보완하는 엘리어싱 노이즈 제거 방법과 하드웨어 부담을 최소화한 방법인 디지털 필터의 위상 특성을 웅용한 축소원리를 설명할 것이다. 또한, 제안된 영상 축소기의 성능이 Scaler32 방식보다 우수함을 최종 시뮬레이션 결과(축소 영상)를 Scaler32 방식에 의한 결과와 비교하여 그 타당성을 증명할 것이다. 본 논문에서 제안된 영상 축소기는 라인메모리, 수직축 축소기, 수평축 축소기 및 FIFO로 크게 4블럭으로 구성되어 있다. 또한, 시스템 면적의 최소화를 위해 사용된 필터의 계수는 덧셈기와 천이기로 구현이 가능하며, 필터는 MUX-adder 형태의 구조를 가진다. 그리고, 보상 필터의 추가로 인한 필터의 대역제한폭이 영상 대역제한폭인 6MHz 까지 향상되어 원영상의 고주파 성분의 손실이 최소화된다. 제안된 영상 축소기는 하드웨어 언어인 Verilog-HDL로 설계되고, Cadence로 검증된다. 그리고, 회로 합성은 Synopsys 합성기로 합성되며, 레이아웃은 Mentor에서 수행된다. 사용되는 칩 마스터는 4,500$\mu\textrm{m}$$\times$4,500$\mu\textrm{m}$이며, 실제 레이아웃 크기는 2,528$\mu\textrm{m}$$\times$3,237$\mu\textrm{m}$이다.

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