• Journal of information and communication convergence engineering
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• 제9권3호
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• pp.276-281
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• 2011

This paper presents a method of constructing the switching function using edge-valued decision diagrams. The proposed method is as following. The edge-valued decision diagram is a new data structure type of decision diagram which is recently used in constructing the digital logic systems based on the graph theory. Next, we apply edge-valued decision diagram to function minimization of digital logic systems. The proposed method has the visible, schematic and regular properties.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 B
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• pp.749-751
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• 1999

We acquired operating data in an existing steam turbine power plant using analog control system to investigate operation characteristics. We analyzed a load control logic to develop a digital turbine control system. The load control logic is constituted of load target, load reference, loading rate, load limit and admission mode transfer of valve. The result of this paper is utilized to implement a digital turbine control system.

• 디지털콘텐츠학회 논문지
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• 제10권3호
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• pp.413-421
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• 2009

최근 인터넷의 발달과 더불어 다양한 아케이드 게임이 네트워크를 통하여 제공되고 있으며, 누구나 쉽게 접할 수 있는 Grid Logic 게임의 경우 제공되는 퍼즐 이외에는 게임을 할 수 없다는 단점이 있다. 이를 개선하기 위하여 본 논문에서는 이용자의 이미지를 사용할 수 있는 Grid Logic 게임 콘텐츠를 개발하였다. 이를 위하여 영상처리의 전처리 단계인 임계치 결정방법을 제안하고, 제안 방법으로 구해진 이진 이미지에서 목표물을 검출하는 방법과 게임 데이터로 변환하는 방법을 제시하였으며, 게임을 완료한 시점에는 특정 형상으로 의미 전달이 가능하도록 하였다. 문자, 로고, 인물 등의 목표물을 포함하는 10종의 이미지에 제안 알고리즘을 적용하여 JAVA 애플릿으로 구현하고, 실험을 통하여 제안 방법이 Grid Logic 게임의 데이터 획득에 적합함을 보인다.

• 제어로봇시스템학회논문지
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• 제13권8호
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• pp.798-803
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• 2007

In case of minimized digital camera and mobile digital camera, it's difficult to get the high quality image by conventional AE(Auto Exposure) algorithm because of restriction of system organization. In this paper, a new algorithm that adopts a target setting, a compensation of feedback delay and a gamma correction, etc, are suggested for improving a noise increase and an output sensitivity decrease due to system minimization. We also suggest a method using fuzzy logic which can decide more effectively the ES(Electric Shutter) value and the AGC(Analog Gain Control) value than conventional system.

• Journal of Electrical Engineering and Technology
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• 제10권4호
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• pp.1527-1539
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• 2015

In this paper the hardware implementation of the direct torque control based on the fuzzy logic technique of induction motor on the Field-Programmable Gate Array (FPGA) is presented. Due to its complexity, the fuzzy logic technique implemented on a digital system like the DSP (Digital Signal Processor) and microcontroller is characterized by a calculating delay. This delay is due to the processing speed which depends on the system complexity. The limitation of these solutions is inevitable. To solve this problem, an alternative digital solution is used, based on the FPGA, which is characterized by a fast processing speed, to take the advantage of the performances of the fuzzy logic technique in spite of its complex computation. The Conventional Direct Torque Control (CDTC) of the induction machine faces problems, like the high stator flux, electromagnetic torque ripples, and stator current distortions. To overcome the CDTC problems many methods are used such as the space vector modulation which is sensitive to the parameters variations of the machine, the increase in the switches inverter number which increases the cost of the inverter, and the artificial intelligence. In this paper an intelligent technique based on the fuzzy logic is used because it is allows controlling the systems without knowing the mathematical model. Also, we use a new method based on the Xilinx system generator for the hardware implementation of Direct Torque Fuzzy Control (DTFC) on the FPGA. The simulation results of the DTFC are compared to those of the CDTC. The comparison results illustrate the reduction in the torque and stator flux ripples of the DTFC and show the Xilinx Virtex V FPGA performances in terms of execution time.

• 한국인터넷방송통신학회논문지
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• 제9권1호
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• pp.89-94
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• 2009

본 논문에서는 경로수 ${\zeta}$로 주어진 DCG(Directed Cyclic Graph)의 입출력간의 연관관계를 고효율디지털논리회로로 설계하는 알로리즘과 DCG의 각 노드들에 코드를 할당하는 알고리즘을 제안하였다. 본 논문에서는 기존 알고리즘의 문제점을 도출한 후, 다른 접근방법으로써 DCG의 경로수로 부터 행렬방정식을 유도한 후 이를 통해 DCG의 경로수에 따른 회로설계 알리즘을 제안하였으며, 설계된 회로와 함께 DCG의 특성을 만족하도록 노드들에 대한 코드를 할당하는 알고리즘을 제안하였다. 본 논문에서 제안한 고효율디지털논리회로설계 알고리즘은 기존의 알고리즘으로는 가능하지 않았던 경로수의 DCG에 대하여 회로설계가 가능하게 되었고, 보다 최적화된 디지털논리회로를 구현할 수 있음을 확인하였다. 본 논문에서 제안한 회로설계 알고리즘을 통해 임의의 자연수를 경로수로 갖는 DCG에 대한 설계가 가능하며, 입출력단자 수의 감소. 회로구성의 간략화, 연산속도의 향상과 비용감소 등의 잇점이 있고, 예제를 통해 본 논문에서 제안한 알고리즘의 적합성과 타당성을 검증하였다.

• 한국정보통신학회논문지
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• 제10권10호
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• pp.1773-1778
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• 2006

본 논문에서는 개선된 자동정리증명 기법에 기초하여 유한체상의 디지털논리 시스템을 구성하는 방법을 제안하였다. 제안한 방법은 먼저 유한체상의 중요한 학적 성질을 논의하였고 자동정리증명기법의 개념과 기본 성질을 서술하였다. 그리고 개선된 자동정리증명기법을 적용하기 위해 몇 가지 정의를 하였으며 이를 근간으로 디지털논리 시스템의 Building Block을 제안하였다. 또한, 디지털논리 시스템을 구성하기 위한 중요한 관계를 정의하였으며 최종 유한체상의 디지털논리시스템을 개선된 자동정리 증명 기법에 의해 구성하였다.

• 대한기계학회논문집A
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• 제40권2호
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• pp.147-156
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• 2016

본 연구에서는 자전거의 경량화를 위해 탄소섬유 복합재료, 유리섬유 복합재료, 케블라섬유 복합재료를 자전거 프레임의 재료로 사용하여 강도 설계 및 최적화를 수행하고 재료 성능을 비교하였다. 이를 위해 유럽표준위원회가 제시하는 자전거 안전사항을 기준으로 복합재료가 가진 이방적 특성을 활용하여 적층각 최적화와 두께 최적화를 수행하였다. 또한, 최적화된 무게, 복합재료의 강도와 비용을 바탕으로 Digital logic 방법으로 재료별 자전거 프레임의 성능을 비교하였으며 이를 통해 섬유강화복합재료를 사용한 자전거 프레임의 구조적 안정성을 확보하며 동시에 경량화를 수행할 수 있었고, 자전거 프레임에 적합한 복합재료를 선별할 수 있었다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.781-788
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• 2017

본 논문에서는 여러 디지털 신호의 크기를 비교하기 위한 알고리즘 및 디지털 회로를 제안한다. 제안하고자 하는 알고리즘은 여러 입력을 동시에 비교한 후에 간단한 디지털 논리 함수를 이용하여 그 입력들 중에서 가장 큰 값(혹은 가장 작은 값)을 검출하는 방법을 제공할 수 있다. 이 방식의 단점은 하드웨어 자원이 증가하는 것인데, 이를 위해 중복된 논리동작을 재사용하는 방법을 제안한다. 제안하고자 하는 방식은 회로 속도의 증가, 즉 지연시간의 감소에 초점을 맞추었다. 제안한 비교 알고리즘은 HDL로 구현한 후에 Altera사의 Cyclone III EP3C40F324A7 FPGA 환경에서 실험하였다. 4입력의 경우에 1.20배의 하드웨어 자원을 사용하면서 1.66배 만큼 동작 속도를 증가시킬 수 있다. 또한 8입력의 경우에는 2.15배의 하드웨어 자원을 사용하면서 2.29배로 동작 속도를 증가시킬 수 있다.

• 대한전기학회논문지:시스템및제어부문D
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• 제50권1호
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• pp.45-50
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• 2001

With increasing complexity of digital logic circuits, fast and accurate verification of functional behaviour becomes most critical bottleneck in meeting time-to-market requirement. This paper presents several techniques for accelerating a cycle-based logic simulation. The acceleration techniques include parallel pattern logic evaluation, circuit size reduction, and the partition of feedback loops in sequential circuits. Among all, the circuit size reduction plays a critical role in maximizing logic simulation speedup by reducing 50% of entire circuit nodes on the average. These techniques are incorporated into a levelized table-driven logic simulation system rather than a compiled-code simulation algorithm. Finally, experimental results are given to demonstrate the effectiveness of the proposed acceleration techniques. Experimental results show more than 27 times performance improvement over single pattern levelized logic simulation.