• 대한전자공학회논문지SD
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• 제44권11호
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• pp.65-73
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• 2007

본 논문에서는 저비용 SoC 테스트를 위한 테스트 설계 기술에 대해서 다룬다. IEEE 1500 랩드 코어를 SoC TAP (Test Access Port) 을 통하여 스캔 테스트를 수행하는 방법을 제시하고, 지연고장 테스트를 위한 테스트 클럭 생성회로를 설계한다. TAP의 신호만을 이용하여 SoC 테스트를 수행함으로써 테스트 핀 수를 줄일 수 있고, SoC 내부의 회로를 사용하여 지연고장 테스트를 수행함으로써 저가의 테스트 장비를 사용할 수 있다. 실험을 통하여 제시한 방식의 효율성을 평가하고, 서로 다른 주파수의 클럭을 사용하는 여러 코어의 지연고장 테스트를 동시에 수행 할 수 있음을 확인한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 제38회 하계학술대회
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• pp.501-502
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• 2007

This paper describes a distance relay that operates in conjunction with a current transformer (CT) compensation algorithm. A distance relay detects a fault based on the ratio of the voltage to the current. If a CT saturates, the calculated impedance becomes larger. This causes maloperation or operating time delay of the distance relay. A compensating algorithm estimates the correct secondary current from the severely distorted currents even when the measurement CTs are used. The correct current is estimated by adding the calculated magnetizing current to the measured secondary current. Test results show that the proposed distance relay can detect a fault without the operating time delay even when the secondary currents are extremely distorted because of use of measurement CTs.

• Journal of Electrical Engineering and Technology
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• 제7권6호
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• pp.859-868
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• 2012

A new fault location algorithm based on stationary wavelet transform and its verification experiment results are described for HVDC submarine cables in this paper. For wavelet based fault location algorithm, firstly, 4th level approximation coefficients decomposed by wavelet transform function are superimposed by correlation, then the distance to the fault point is calculated by time delay between the first incident signal and the second reflected signal. For the verification of this algorithm, the real experiments based on various fault conditions and return types of fault current are performed at HVDC submarine cable test yard located in KEPCO(Korea Electric Power Corporation) Power Testing Center of South Korea. It proves that the fault location method proposed in this paper is very simple but very quick and accurate for HVDC submarine cable fault location.

• 한국초전도ㆍ저온공학회논문지
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• 제9권1호
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• pp.9-13
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• 2007

Coated conductor(CC) is recently in actively progress for the research and development, and its can be used various stabilizer lot the specific requirements for each application. Among various superconducting applications, coated conductor applied to superconducting fault current limiters(SFCLS) bypasses fault current to its stabilizer, where the surge is abruptly reduced ; thus, stainless steel, which has large resistivity can be a suitable stabilizer for SFCLS. Despite high n-value of the YBCO, CC stabilized with stainless steel did not effectively limit the first peak fault current. In the short circuit test results of AMSC's 344S, a half period delay was observed between the fault and the generation of resistance(60Hz). In this paper, we performed short-circuit experiments with stacked and unstacked CC and compared the test results to analyze effective fault current limiting characteristics. we compared time of the generated resistance as the fault current limiting characteristics and made the samples one is the stacked CC and the other is unstacked CC. These samples were used equal numbers of pieces of CC. In addition, comparison and analysis was made for the stacked structure by measuring fault current limiting characteristics with respect to thermal insulation by impregnating with epoxy resin.

• 대한전자공학회논문지SD
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• 제38권8호
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• pp.72-84
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• 2001

마이크로파이프라인 회로의 모든 연산 소자의 타이밍은 아주 중요하다. 스캔 플립플롭을 이용한 경로 지연고장 테스팅에 관한 기존 연구들은 두 개의 테스트 패턴 중 두 번째 패턴의 조절용이도가 높아야 한다는 점을 간과하였다. 본 논문에서는 작은 면적 오버헤드로 마이크로파이프라인 회로의 경로 지연고장을 테스트 할 수 있는 새로운 스캔 래치 및 테스트 방법을 제안하였다. 새로운 스캔 래치를 사용하여 마이크로파이프라인의 경로지연고장을 테스트한 결과에서 기존연구에 비해 높은 경성 경로 지연고장 검출율을 얻었다. 또한 제안된 스캔 래치는 마이크로파이프라인의 고착고장 검출을 위한 BIST로 응용을 확대하기 쉽다.

• 정보처리학회논문지D
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• 제14D권6호
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• pp.649-656
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• 2007

오늘날 차량네트워크(CAN)는 전기적 강인, 저가격과 접근지연 때문에 분산 임베디드 시스템에서 널리 사용되는 버스형 필드이다. 그러나 버스토폴로지에서 발생하는 의존적인 제한 때문에 차량네트워크가 어플리케이션상에서 안전적으로 사용되는지는 논쟁되어왔다. 그래서 차량네트워크(CAN) 디자인 단계 동안 데이터 버스의 부하와 최대 지연, 경쟁 우선순위와 같은 네트워크의 성능을 분석하는 것이 중요하게 되었다. 이 논문은 차량네트워크의 성능을 평가하기 위해 사용된 시뮬레이션 알고리즘과 고장 기법 기술을 적용을 소개한다. 이는 차량네트워크의 어떤 산만한 구현의 줄임과 시스템의 신뢰성을 향상 시켜 줄 것이다.

• 한국정보처리학회논문지
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• 제6권6호
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• pp.1656-1666
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• 1999

회로가 복잡해지고, 고속화되면서 회로의 동작에 대한 검사 뿐 아니라, 회로가 원하는 시간 내에 동작함을 보장하는 지연 검사의 중요성이 점점 커지고 있다. 본 논문에서는 주사환경을 사용하는 순차회로에서의 경로 지연 고장을 위한 테스트 패턴 생성 과정을 효율적으로 수행할 수 있도록 빠른 시간에 간접 유추를 수행할 수 있는 알고리즘을 제안한다. 구조적으로 발생 가능한 정적 학습 과정은 테스트 패턴 생성 과정 중의 선행 처리 단계에서 각각의 게이트에 정적 학습이 발생할 수 있는 경우를 분석하여 그 정보를 각각의 게이트에 대해 저장하고 있다가 알고리즘을 이용한 테스트 패턴 생성 과정 중 조건에 만족하는 경우에 유추될 수 있는 값을 바로 할당하게 된다. 본 논문에서는 이를 지연고장 검출에 맞도록 수정하여 이용하였다. 회로 내에 몇몇 주입력에서 나온 신호선을 모두 포괄하는 분할지점이 존재하면, 이 지점을 지나는 경로들 중에 그 이전, 혹은 이후의 경로가 동일한 경로들은 분할지점에 의해 분할된 입력의 부분들이 같은 입력값을 필요로 함을 예상할 쑤 있다. 본 논문에서는 경로 지연 고장 검출에서 유용하게 사용될 수 있는 이러한 회로분할을 사용하여 보다 효율적으로 테스트 입력을 생성하였다. 마지막으로, 이 두 가지 알고리즘을 적용한 효율적인 경로 지연 고장 테스트 입력 생성기를 개발하였으며, 알고리즘의 효용성을 실험을 통하여 입증하였다.

• 전기학회논문지P
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• 제53권1호
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• pp.22-27
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• 2004

BiCMOS circuit consist of CMOS part which constructs logic function, and bipolar part which drives output load. In BiCMOS circuits, transistor stuck-open faults exhibit delay faults in addition to sequential behavior. In this paper, proposes a method for efficiently generating test pattern which detect stuck-open in BiCMOS circuits. In proposed method, BiCMOS circuit is divided into pull-up part and pull-down part, using structural property of BiCMOS circuit, and we generate test pattern using set theory for efficiently detecting faults which occured each divided blocks.

• 전자공학회논문지C
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• 제35C권12호
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• pp.13-22
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• 1998

본 논문에서는 CMOS VLSI 회로의 IDDQ 테스팅을 위한 0.8㎛ single-poly two-metal CMOS 공정으로 제작된 고성능 내장형 전류감지기를 제안한다. 테스트 대상회로는 브리징 고장이 존재하는 4 비트 전가산기를 사용하였다. 크기가 다른 두 개의 nMOS를 사용하여 저항값이 다른 두 개의 브리징 고장을 삽입하였다. 그리고 게이트 단자를 제어하여 다양한 고장효과를 실험하였다. 제안된 내장형 전류감지기는 테스트 대상회로에 사용되는 클럭의 주기 끝에서 고장전류를 검사하여 기존에 설계된 내장형 전류감지기 보다 긴 임계전파지연 시간과 큰 면적을 가지는 테스트 대상회로를 테스트 할 수 있다. HSPICE 모의실험과 같이 제작 칩의 실험결과 제안한 내장형 전류감지기가 회로 내에 삽입된 브리징 고장을 정확하게 검출함을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권8호
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• pp.86-96
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• 2000

집적도 증가에 따라 비용이 증가하는 가장 대표적인 분야가 테스트 분야이며, 하드웨어 비용의 상대적인 감소에 따라 BIST 방법이 미래지향적 테스트 방법으로 지목받고 있다. 이 방법이 가지는 가장 큰 단점은 만족할 만한 고장검출률을 얻기 위해 필요한 테스트 시간의 증가이다. 본 논문에서는 BIST의 실현에 있어서 테스트 시간을 감소시키는 방안을 제안하였다. 이 방법은 입력의 그룹화와 테스트 포인트 삽입 방법을 사용하며, 테스트 포인트는 기존에 사용하던 것과는 다름 새로운 정의에 의해 결ㅈ어된다. 제안한 방법의 주요 알고리듬을 C-언어로 구현되었으며, 여러 가지 대상회로를 통해 실험한 결과 의사-무작위 패턴을 사용하는 경우에 비해 최대 $10^7$ 정도의 테스트 시간 감소를 가져올 수 있었으며, 고장검출률 또한 기존의 BIT방법보다 큰 것으로 확인되었다. 제안한 방법의 대상회로에 대한 상대적인 하드웨어 오버헤드는 대상회로가 커질수록 감소하고 지연시간 증가는 대형회로의 지연시간에 비해 미미한 것이어서, 대형회로를 BIST 방법에 의해 테스트할 때 제안한 방법이 매우 효과적일 것으로 사료된다.