• 대한전자공학회논문지SD
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• 제48권7호
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• pp.48-56
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• 2011

최근 NAND 플래시 메모리를 이용한 새로운 저장매체인 SSD(Solid State Disk)가 모바일 기기를 중심으로 HDD(Hard Disk Drive)를 대체하면서 가격대비 성능을 향상시키려는 연구가 다양한 접근 방식을 통해 진행 중이다. 병렬처리를 통한 NAND 플래시 대역폭 향상을 위해 채널수를 확장하면서 호스트(PC)와 NAND 플래시 간의 버퍼 캐시의 역할을 하는 DRAM 버퍼가 SSD 성능 개선의 bottleneck으로 작용하게 되었다. 이 문제를 해소하기 위해 본 논문에서는 DRAM Multi-bank를 활용한 스케줄링 기법을 통해 DRAM 버퍼 대역폭을 개선함으로써 저비용으로 SSD의 성능을 향상시키는 효과적인 방안을 제안한다. 호스트와 NAND 플래시 다중 채널이 동시에 DRAM 버퍼의 접근을 요청하는 경우, 이들의 목적지를 확인하여 DRAM 특성을 고려한 스케줄링 기법을 적용함으로써 bank 활성화 시간과 row latency에 대한 overhead를 감소시키고 결과적으로 DRAM 버퍼 대역폭 활용을 최적화할 수 있다. 제안한 기법을 적용하여 실험한 결과, 무시할만한 수준의 하드웨어 변경 및 증가만으로 기존의 SSD 시스템과 비교하여 SSD의 읽기 성능은 최대 47.4%, 쓰기 성능은 최대 47.7% 향상됨을 확인하였다.

• 전자공학회논문지
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• 제51권5호
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• pp.114-124
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• 2014

HEVC는 JCT-VC에 의해 개발된 최신 비디오 코딩 표준이다. HEVC는 H.264/AVC에 비해 약 2배의 주관적 코딩효율을 제공한다. HEVC 개발의 주요목표 중 하나는 UHD급 비디오를 효율적으로 코딩하는 것이기 때문에, HEVC는 UHD급 비디오를 코딩하는데 널리 사용될 것으로 예측된다. 이러한 고해상도 비디오의 복호화는 많은 양의 메모리 접근을 발생시키기 때문에 복호화 시스템은 고대역폭의 메모리 시스템 및 내부 통신 아키텍처가 필요하다. 이러한 요구사항을 파악하기 위해서 본 논문은 HEVC 복호화기의 메모리 접근 복잡도를 분석한다. 우리는 먼저 임베디드 프로세서와 데스크탑에서 동작하는 소프트웨어 HEVC 복호화기의 메모리 접근량을 측정하였다. 또한 우리는 HEVC 복호화기의 데이터흐름을 분석하여 HEVC 복호화기의 메모리 대역폭 모델을 만들었다. 측정결과, 소프트웨어 복호화기는 6.9~40.5GB/s의 DRAM 접근을 하였다. 또한 분석결과에 따르면 하드웨어 복호화기는 2.4GB/s의 DRAM 대역폭을 요구하는 것으로 파악된다.

• 한국항행학회논문지
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• 제13권4호
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• pp.509-514
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• 2009

본 논문에서는 DDR-1 메모리와 PCI-e 인터페이스를 이용하는 256 GB DRAM 기반의 SSD 스토리지를 설계 분석하였다. SSD는 주 저장매체로써 DRAM 이나 NAND Flash 를 사용하는 스토리지로써 메모리칩으로부터 직접 데이터를 처리할 수 있기 때문에 종래의 HDD의 기계적인 처리속도보다 매우 고속인 장점이 있다. 설계된 DRAM 기반 SSD 시스템은 복수 개의 RAM 디스크를 데이터 저장매체로 사용하며, PCI-e 인터페이스 버스를 각 메모리디스크의 통신 경로로 사용하여 고속의 데이터 처리가 가능한 구조이다. 실험을 위하여 UNIX 및 Windows/Linux 서버, SAN Switch, Ethernet Switch를 이용한 실험시스템을 구성하고 IOmeter 를 이용하여 IOPS(Input output Per Second)와 대역폭 성능을 측정하였으며 측정결과에서 DDR-1 SSD는 470,000의 IOPS와 800MB/sec로 HDD 나 Flash-based SSD 에 비하여 높은 대역폭이 나타남을 확인하였다.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.57-64
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• 2011

SSD(Solid State Disk)는 호스트 인터페이스와 낸드 플래시 메모리의 대역폭 차이를 완충하기 위한 버퍼로 DRAM을 적용하고 있다. 본 논문에서는 대역폭이 높은 고가의 DRAM을 사용하는 대신 저비용으로 SSD의 성능을 향상시킬 수 있는 효과적인 방법을 제안하였다. SSD 데이터는 사용자 데이터, 사용자 데이터 관리를 위한 메타데이터, 데이터의 오류 제어를 위한 FEC(Forward Error Correction) 패리티/CRC(Cyclic Redundancy Check) 등 크게 세 가지로 구분할 수 있다. 본 논문에서는 데이터 유형 별 특성을 고려하여 성능을 향상시키기 위해 모니터링 시스템을 통한 가변적인 버스트 데이터 처리 방법과 페이지 단위를 이용한 FEC 패리티/CRC 방식을 적용하였다. 실험을 통하여 0.07%의 무시할만한 칩 면적의 증가만으로 평균 25.9%의 SSD 성능 개선을 확인할 수 있었다.

• 한국정보처리학회논문지
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• 제3권2호
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• pp.407-415
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• 1996

본 논문에서는 프레임 버퍼 액세스 대역폭을 개선하는 두 가지 방안을 제안한다. 첫째 방안은 래스터라이저내에 Span Z Buffer와 Z ＆ Color Buffer를 가지는 SBUFRE라 불리어지는 새로운 래스터라이저이고, 두 번째 방안은 DRAM 내부에 Z값 비교기를 갖는 ZDRAM이다. 이들 방안은 읽기-수정-쓰기 Z 버퍼 비교를 단지 쓰기 동작만으로 바꾸어 주므로 프레임 버퍼 액세스 대역폭을 약 50% 정도 개선한다.

• 대한전자공학회논문지SD
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• 제38권8호
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• pp.54-61
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• 2001

High-bandwidth DRAM을 위해 1Gb/s의 데이터 전송률까지 동작하고 그 출력 전압 스윙이 온도와 전원 전압(VDD) 변동에 무관한 CMOS open-drain 출력 구조 회로를 설계하였다. 출력 구동 회로는 여섯 개의 binary-weighted NMOS 트랜지스터로 구성되는데, 이 여섯 개 중에서 ON시킬 current control register의 내용은 추가 호로 없이 DRAM 칩에 존재하는 auto refresh 신호를 이용하여 새롭게 수정하였다. Auto refresh 시간 구간동안 current control register를 수정하는데, 이 시간 구간동안 부궤환 (negative feedback) 동작에 의해 low level 출력 전압($V_OL$)이 저전압 밴드갭 기준전압 발생기(bandgap reference voltage generator)에 의해서 만들어진 기준전압($V_{OL.ref}$)과도 같도록 유지된다. 테스트 칩은 1Gb/s의 데이터 전송률까지 성공적으로 동작하였다. 온도 $20^{\circ}C$~$90^{\circ}C$, 전원 전압 2.25V~2.75V영역에서 최악의 경우 제안된 출력 구동 회로의 $V_{OL.ref}$와 $V_OL$의 변동은 각각 2.5%와 725%로 측정된 반면, 기존의 출력 구동 회로의 $V_OL$의 변동은 같은 온도의 전원 접압의 영역에 대해 24%로 측정되었다.

• 한국차세대컴퓨팅학회논문지
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• 제13권4호
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• pp.40-51
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• 2017

최근 모바일 디바이스에서 수행되는 응용 프로그램이 데이터-집약적으로 변화함에 따라, 모바일 메모리에 요구되는 대역폭 및 소모되는 에너지가 증가하고 있으며 이를 개선하기 위한 여러 연구 및 기술 개발이 진행되고 있다. 그러나, 최신 모바일 메모리 기술 (LPDDR 혹은 Wide I/O) 시스템 측면 연구는 많이 이루어지지 않은 실정이다. 특히, 컴퓨터 시스템적인 측면에서 이러한 기술들의 정량적인 평가는 모바일 메모리 기술 개선에 매우 중요한 척도가 될 수 있다. 본 논문에서는 현재 모바일 디바이스에서 사용되는 모바일 DRAM (Wide I/O and LPDDR3)을 채용한 컴퓨터 시스템을 시뮬레이션하고 이를 통해 얻은 결과를 바탕으로 차세대 모바일 DRAM의 에너지 효율 및 성능에 직접적인 영향을 주는 세부적인 요소를 정량적으로 분석하고 어느 부분이 개선점이 될 수 있는지를 보여준다.

• 정보과학회 논문지
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• 제44권2호
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• pp.124-131
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• 2017

고성능 컴퓨팅 환경을 위해서 최근 등장한 차세대 매니코어 프로세서는 전통적인 구조의 메모리와 함께 고대역 온-패키지 메모리를 장착하고 있다. Intel Xeon Phi Knights Landing(KNL) 프로세서의 온-패키지 메모리인 Multi-Channel DRAM(MCDRAM)은 기존의 DDR4 메모리보다 이론적으로 네 배 높은 대역폭을 제공한다. 본 논문에서는 MCDRAM을 이용하여 MPI 노드 내 통신 성능을 향상시키기 위한 방안을 제안한다. 실험 결과, 제안된 기법을 사용할 경우 DDR4를 사용하는 경우와 비교해서 MPI 노드 내 통신 성능을 최대 272% 향상시킬 수 있음을 보인다. 또한 MCDRAM 활용 방법에 따른 성능 영향뿐만 아니라 프로세스의 코어 친화도에 따른 성능 영향을 보인다.

• ETRI Journal
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• 제32권1호
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• pp.84-92
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• 2010

This paper proposes the semaphore authority management (SAM) controller to optimize the dual-port SDRAM (DPSDRAM) in the mobile multimedia systems. Recently, the DPSDRAM with a shared bank enabling the exchange of data between two processors at high speed has been developed for mobile multimedia systems based on dual-processors. However, the latency of DPSDRAM caused by the semaphore for preventing the access contention at the shared bank slows down the data transfer rate and reduces the memory bandwidth. The methodology of SAM increases the data transfer rate by minimizing the semaphore latency. The SAM prevents the latency of reading the semaphore register of DPSDRAM, and reduces the latency of waiting for the authority of the shared bank to be changed. It also reduces the number of authority requests and the number of times authority changes. The experimental results using a 1 Gb DPSDRAM (OneDRAM) with the SAM controllers at 66 MHz show 1.6 times improvement of the data transfer rate between two processors compared with the traditional controller. In addition, the SAM shows bandwidth enhancement of up to 38% for port A and 31% for port B compared with the traditional controller.

• 한국멀티미디어학회논문지
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• 제2권1호
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• pp.80-88
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• 1999

본 논문에서는 컴퓨터 그래픽스 연산의 메모리 액세스 속도를 개선하는 새로운 메모리 구조를 갖는 그래픽스 전용 메모리(SMGRA, Special Memory for GRAphics)를 제안한다. 제안된 그래픽스 전용 메모리는 사각형 영역의 화소를 동시에 처리할수 있는 Whelan이 제안한 장방형 어레이 메모리 구조를개선하여 주소디코딩시 간을 줄여주고 멀티플렉싱 기법을 사용하여 주소핀 수를 1/2로 줄인다 또한, 그래픽스 전용 메모리는 간단한 연산 로직을 가지므로 3차원 그래픽스 처리시 요구되는 읽기-수정-쓰기 메모리 사이클을 쓰기 메모리 사이클 로 대체하므로 프레임 버퍼 액세스 속도를 개선한다.