• Journal of Surface Science and Engineering
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• v.56 no.2
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• pp.147-151
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• 2023

Transparent ZnO (100 nm thick) and ZnO/Ti/ZnO (ZTZ) films were prepared with radio frequency (RF) and direct current (DC) magnetron sputtering on the glass substrate at room temperature. During the ZTZ film deposition, the thickness of the Ti interlayer was varied, such as 6, 9, 12, and 15 nm, while the thickness of ZnO films was kept at 50 nm to investigate the effect of the Ti interlayer on the crystallization and opto-electrical performance of the films. From the XRD pattern, it is concluded that the 9 nm thick Ti interlayer showed some characteristic peaks of Ti (200) and (220), and the grain size of the ZnO (002) enlarged from 13.32 to 15.28 nm as Ti interlayer thickness increased. In an opto-electrical performance observation, ZnO single-layer films show a figure of merit of 1.4×10^-11 Ω^-1, while ZTZ films with a 9 nm-thick Ti interlayer show a higher figure of merit of 2.0×10^-5 Ω^-1.

• Journal of the Korean Magnetics Society
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• v.10 no.2
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• pp.62-66
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• 2000

Annealing cycle number and nonmagnetic layer thickness dependences of interlayer coupling field ( $H_{inf}$ ) and coercivity ( $H_{cf}$ ) of free magnetic layer on NiMn alloy-spin valve films (SVF) were investigated. The SVF is Glass (7059)/N $i_{81}$F $e_{l9}$(70 $\AA$)/Co(10 $\AA$)/Cu(t $\AA$)/Co(15 $\AA$)N $i_{81}$$Fe_{19}$(35 $\AA$)/N $i_{25}$M $n_{75}$(250 $\AA$)Ta(50 $\AA$) films, it were fabricated using the dc sputtering method at different pinning layer thickness and nonmagnetic spacer thickness (Cu thickness; 30 $\AA$, 35 $\AA$, 40 $\AA$) of NiMn alloy with 25 at.%. Ni In case that Cu thickness of SVF is 35 $\AA$ and peak exchange coupling field ( $H_{ex}$) was 620 Oe, while coercivity $H_{c}$ = 280 Oe and MR ratio showed 2.5%. As for $H_{inf}$ and $H_{cf}$ , every SVF increased up to the stabilized values with the increase of annealing cycle number 15, which were $H_{inf}$ of 120 Oe and $H_{cf}$ of 75 Oe. The increase of $H_{cf}$ with the annealing cycle number seems to be caused by the effective reduction of Cu layer thickness due to the increase of interfacial mixing of Cu layer and Co layer. In addition, the $H_{inf}$ and $H_{cf}$ dependences of free NiFe layer by the interfacial mixing effect were appeared the different aspects when Cu layer becomes more thinner and thicker than Cu layer thickness of 35 $\AA$, respectively.ively....

• Journal of the Korean Electrochemical Society
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• v.13 no.2
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• pp.116-122
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• 2010

A $Cu_3Si$ film electrode is obtained by Si deposition on a Cu foil using DC magnetron sputtering, which is followed by annealing at $800^{\circ}C$ for 10 h. The Si component in $Cu_3Si$ is inactive for lithiation at ambient temperature. The linear sweep thermammetry (LSTA) and galvano-static charge/discharge cycling, however, consistently illustrate that $Cu_3Si$ becomes active for the conversion-type lithiation reaction at elevated temperatures (> $85^{\circ}C$). The $Cu_3Si$ electrode that is short-circuited with Li metal for one week is converted to a mixture of $Li_{21}Si_5$ and metallic Cu, implying that the Li-Si alloy phase generated at 0.0 V (vs. Li/$Li^+$) at the quasi-equilibrium condition is the most Li-rich $Li_{21}Si_5$. However, the lithiation is not extended to this phase in the constant-current charging (transient or dynamic condition). Upon de-lithiation, the metallic Cu and Si react to be restored back to $Cu_3Si$. The $Cu_3Si$ electrode shows a better cycle performance than an amorphous Si electrode at $120^{\circ}C$, which can be ascribed to the favorable roles provided by the Cu component in $Cu_3Si$. The inactive element (Cu) plays as a buffer against the volume change of Si component, which can minimize the electrode failure by suppressing the detachment of Si from the Cu substrate.

• Proceedings of the Korea Crystallographic Association Conference
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• 2002.11a
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• pp.45-47
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• 2002

반도체 소자의 고집적화 및 고속화가 요구됨에 따라 MOSFET 구조의 게이트 절연막으로 사용되고 있는 SiO₂ 박막의 두께를 감소시키려는 노력이 이루어지고 있다. 0.1㎛ 이하의 소자를 위해서는 15Å 이하의 두께를 갖는 SiO₂가 요구된다. 하지만 두께감소는 절연체의 두께와 지수적인 관계가 있는 누설전류를 증가시킨다[1-3]. 따라서 같은 게이트 개패시턴스를 유지하면서 누설전류를 감소시키기 위해서는 높은 유전상수를 갖는 두꺼운 박막이 요구되는 것이다. 그러므로 약 25정도의 높은 유전상수를 갖고 5.2～7.8 eV 정도의 비교적 높은 bandgap을 갖으며, 실리콘과 열역학적으로 안정한 물질로 알려진 HfO2[4-5]가 최근 큰 관심을 끌고 있다. 본 연구에서는 HfO₂ 박막을 실제 소자에 적용하기 위하여 전극 및 열처리에 따른 HfO₂ 박막의 미세구조 및 전기적 특성에 관한 연구를 수행하였다. 이를 위해, HfO₂ 박막을 reactive DC magnetron sputtering 방법으로 증착하고, XRD, TEM, XPS를 사용하여 ZrO₂ 박막의 미세구조를 관찰하였으며, MOS 캐패시터 구조의 C-V 및 I-V 특성을 측정하여 HfO₂ 박막의 전기적 특성을 관찰하였다. HfO₂ 타겟을 스퍼터링하면 Ar 스퍼터링에 의해 에너지를 가진 산소가 기판에 스퍼터링되어 Si 기판과 반응하기 때문에 HfO₂ 박막 형성과 더불어 Si 기판이 산화된다[6]. 그래서 HfO₂같은 금속 산화물 타겟 대신에 순수 금속인 Hf 타겟을 사용하고 반응성 기체로 O₂를 유입시켜 타겟이나 시편위에서 high-k 산화물을 만들면 SiO/sub X/ 계면층을 제어할 수 있다. 이때 저유전율을 갖는 계면층은 증착과 열처리 과정에서 형성되고 특히 500℃ 이상에서 high-k/Si를 열처리하면 계면 SiO₂층은 증가하는 데, 이것은 산소가 HfO₂의 high-k 박막층을 뚫고 확산하여 Si 기판을 급속히 산화시키기 때문이다. 본 방법은 증착에 앞서 Si 표면을 희석된 HF를 이용해 자연 산화막과 오염원을 제거한 후 Hf 금속층과 HfO₂ 박막을 직류 스퍼터링으로 증착하였다. 우선 Hf 긍속층이 Ar 가스 만의 분위기에서 증착되고 난 후 공기중에 노출되지 않고 연속으로 Ar/O₂ 가스 혼합 분위기에서 반응 스퍼터링 방법으로 HfO₂를 형성하였다. 일반적으로 Si 기판의 표면 위에 자연적으로 생기는 비정질 자연 산화막의 두께는 10～15Å이다. 그러나 Hf을 증착한 후 단면 TEM으로 HfO₂/Si 계면을 관찰하면 자연 산화막이 Hf 환원으로 제거되기 때문에 비정질 SiO₂ 층은 관찰되지 않았다. 본 실험에서는 HfO2의 두께를 고정하고 Hf층의 두께를 변수로 한 게이트 stack의 물리적 특성을 살펴보았다. 선증착되는 Hf 금속층을 0, 10, 25Å의 두께 (TEM 기준으로 한 실제 물리적 두께) 로 증착시키고 미세구조를 관찰하였다. Fig. 1(a)에서 볼 수 있듯이 Hf 금속층의 두께가 0Å일때 13Å의 HfO₂를 반응성 스퍼터링 방법으로 증착하면 HfO₂와 Si 기판 사이에는 25Å의 계면층이 생기며, 이것은 Ar/O₂의 혼합 분위기에서의 스퍼터링으로 인한 Si-rich 산화막 또는 SiO₂ 박막일 것이다. Hf 금속층의 두께를 증가시키면 계면층의 성장은 억제되는데 25Å의 Hf 금속을 증착시키면 HfO₂ 계면층은 10Å미만으로 관찰된다. 그러므로 Hf 금속층이 충분히 얇으면 플라즈마내 산소 라디칼, 이온, 그리고 분자가 HfO₂ 층을 뚫고 Si 기판으로 확산되어 SiO₂의 계면층을 성장시키고 Hf 금속층이 두꺼우면 SiO/sub X/ 계면층을 환원시키면서 Si 기판으로의 산소의 확산은 막기 때문에 계면층의 성장은 억제된다. 따라서 HfO₂/Hf(Variable)/Si 계에서 HfO₂ 박막이 Si 기판위에 직접 증착되면, 순수 HfO₂ 박막의 두께보다 높은 CET값을 보이고 Hf 금속층의 두께를 증가시키면 CET는 급격하게 감소한다. 그러므로 HfO₂/Hf 박막의 유효 유전율은 단순 반응성 스퍼터링에 의해 형성된 HfO₂ 박막의 유전율보다 크다. Fig. 2에서 볼 수 있듯이 Hf 금속층이 너무 얇으면 계면층의 두께가 두꺼워 지고 Hf 금속층이 두꺼우면 HfO₂층의 물리적 두께가 두꺼워지므로 CET나 EOT 곡선은 U자 형태를 그린다. Fig. 3에서 Hf 10초 (THf=25Å) 에서 정전 용량이 최대가 되고 CET가 20Å 이상일 때는 high-k 두께를 제어해야 하지만 20Å 미만의 두께를 유지하려면 계면층의 두께를 제어해야 한다.