• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.431-432
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• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.

• 한국전기전자재료학회논문지
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• 제24권1호
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• pp.17-21
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• 2011

Copper (Cu) had been attractive material due to its superior properties comparing to other metals such as aluminum or tungsten and considered as the best metal which can replace them as an interconnect metal in integrated circuits. CMP (Chemical Mechanical Polishing) technology enabled the production of excellent local and global planarization of microelectronic materials, which allow high resolution of photolithography process. Cu CMP is a complex removal process performed by chemical reaction and mechanical abrasion, which can make defects of its own such as a scratch, particle and dishing. The abrasive particles remain on the Cu surface, and become contaminations to make device yield and performance deteriorate. To remove the particle, buffing cleaning method used in post-CMP cleaning and buffing is the one of the most effective physical cleaning process. AE(Acoustic Emission) sensor was used to detect dynamic friction during the buffing process. When polishing is started, the sensor starts to be loaded and produces an electrical charge that is directly proportional to the applied force. Cleaning efficiency of Cu surface were measured by FE-SEM and AFM during the buffing process. The experimental result showed that particles removed with buffing process, it is possible to detect the particle removal efficiency through obtained signal by the AE sensor.

• 마이크로전자및패키징학회지
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• 제6권1호
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• pp.31-37
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• 1999

본 연구에서는 집적회로의 배선공정에 적용될 무전해도금된 Cu박막의 열적 특성과 접착특성에 대하여 고찰하였다. 시편은 Si 기판에 MOCVD법으로 TaN 확산방지막을 증착시킨 후 그 위에 무전해도금법으로 Cu 막을 증착시켜 Cu/TaN/Si 구조의 다층박막을 제조하였다. 이렇게 제조된 Cu/TaN/Si 시편을 수소와 Ar 분위기에서 각각 열처리시킨 후 열처리온도에 따른 비저항을 측정함으로써 Cu박막의 열적 안정성을 분석하였다. Cu박막과 TaN확산방지막과의 접착특성을 분석하기 위하여 scratch test를 사용하였으며, TaN 확산방지막에 대한 무전해도금된 Cu배선막의 접착력은 일반적인 Thermal evaporation과 Sputturing 방법으로 증착된 Cu 박막의 경우와 비교함으로써 평가되었다. TaN 박막에 대한 Cu박막의 접착성을 평가하기 위해 scratch test를 행한 결과 무전해도금된 Cu박막의 경우 다른 방법으로 증착된 Cu 박막과 비슷한 접착특성을 나타내었으며, acoustic emission분석과 microscope 관찰 결과 sputtering이나 evaporation 방법으로 증착된 Cu박막 보다 무전해도금된 Cu박막이 상대 적으로 우수한 접착력을 나타내었다.

• 마이크로전자및패키징학회지
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• 제30권4호
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• pp.105-111
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• 2023

차세대 전자기기는 기계적인 굽힘이나 말림(rolling) 변형이 반복적으로 가능한 형태로 발전하고 있다. 이에 따라 전자기기 내부 소자들 간의 연결을 위한 금속 배선의 기계적인 신뢰성 확보가 필수적이며, 특히, 실제 사용 환경을 모사한 압축 환경에서의 굽힘 피로 변형에 대한 신뢰성 평가가 중요하다. 본 연구에서는 구리(Cu)와 폴리이미드(Polyimide, PI) 기판 간의 접착력을 향상시키고, 굽힘 피로 변형 환경에서 구리 배선의 신뢰성을 높이기 위한 방법을 탐구했다. 접착력 향상을 위해 폴리이미드 기판에 산소 플라즈마 처리와 크롬(Cr) 접착층 도입이라는 두 가지 방법을 적용하고, 이들이 압축 상황에서의 피로 거동에 미치는 영향을 비교 분석했다. 연구 결과, 접착력 향상 방법에 따라 압축 피로 거동에서 차이가 발생하는 것을 확인했다. 특히, 크롬 접착층을 도입한 경우 1.5% 변형률에서는 크랙 생성이 주된 변형 메커니즘이며, 피로 특성이 취약한 결과를 얻었으나, 2.0%의 높은 변형률에서는 플라즈마 처리법에 비해 박리가 발생하지 않아 가장 개선된 피로 특성을 나타냈다. 본 연구의 결과는 유연 전자기기의 사용 환경에 적합한 피로 저항 개선법을 제시하고, 크랙 발생 정도를 포함한 전자기기의 신뢰성 향상에 중요한 정보를 제공할 수 있을 것으로 기대한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.338-338
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• 2013

Monolithic three-dimensional integrated circuits (3D-ICs) 구현 시 bonding 과정에서 발생되는 aluminum (Al) 이나 copper (Cu) 등의 interconnect metal의 확산, 열적 스트레스, 결함의 발생, 도펀트 재분포와 같은 문제들을 피하기 위해서는 저온 공정이 필수적이다. 지금까지는 polymer 기반의 bonding이나 Cu/Cu와 같은 metal 기반의 bonding 등과 같은 저온 bonding 방법이 연구되어 왔다. 그러나 이와 같은 bonding 공정들은 공정 시 void와 같은 문제가 발생하거나 공정을 위한 특수한 장비가 필수적이다. 반면, 두 물질의 합금을 이용해 녹는점을 낮추는 eutectic bonding 공정은 저온에서 공정이 가능할 뿐만 아니라 void의 발생 없이 강한 bonding 강도를 얻을 수 있다. Aluminum-germanium (Al-Ge) 및 aluminum-indium (Al-In) 등의 조합이 eutectic bonding에 이용되어 각각 $424^{\circ}C$ 및 $454^{\circ}C$의 저온 공정을 성취하였으나 여전히 $400^{\circ}C$이상의 eutectic 온도로 인해 3D-ICs의 구현 시에는 적용이 불가능하다. 이러한 metal 조합들에 비해 indium (In)과 tin (Sn)은 각각 $156^{\circ}C$ 및 $232^{\circ}C$로 굉장히 낮은 녹는점을 가지고 있기 때문에 In-Sn 조합은 약 $120^{\circ}C$ 정도의 상당히 낮은eutectic 온도를 갖는다. 따라서 본 연구팀은 In-Sn 조합을 이용하여 $200^{\circ}C$ 이하에서monolithic 3D-IC 구현 시 사용될 eutectic bonding 공정을 개발하였다. 100 nm SiO2가 증착된 Si wafer 위에 50 nm Ti 및 410 nm In을 증착하고, 다른Si wafer 위에 50 nm Ti 및 500 nm Sn을 증착하였다. Ti는 adhesion 향상 및 diffusion barrier 역할을 위해 증착되었다. In과 Sn의 두께는 binary phase diagram을 통해 In-Sn의 eutectic 온도인 $120^{\circ}C$ 지점의 조성 비율인 48 at% Sn과 52 at% In에 해당되는 410 nm (In) 그리고 500 nm (Sn)로 결정되었다. Bonding은 Tbon-100 장비를 이용하여 $140^{\circ}C$, $170^{\circ}C$ 그리고 $200^{\circ}C$에서 2,000 N의 압력으로 진행되었으며 각각의 샘플들은 scanning electron microscope (SEM)을 통해 확인된 후, 접합 강도 테스트를 진행하였다. 추가로 bonding 층의 In 및 Sn 분포를 확인하기 위하여 Si wafer 위에 Ti/In/Sn/Ti를 차례로 증착시킨 뒤 bonding 조건과 같은 온도에서 열처리하고secondary ion mass spectrometry (SIMS) profile 분석을 시행하였다. 결론적으로 본 연구를 통하여 충분히 높은 접합 강도를 갖는 In-Sn eutectic bonding 공정을 $140^{\circ}C$의 낮은 공정온도에서 성공적으로 개발하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2012년도 춘계학술발표대회
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• pp.84-84
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• 2012

소자가 고집적화 됨에 따라, 비저항이 낮고 electro migration (EM), Stress Migration (SM) 특성이 우수한 구리(Cu)를 배선재료로서 사용하고 있다. 그러나, 구리는 Si과 $SiO_2$의 내부로 확산이 빠르게 일어나, Si 소자 내부에 deep donor level을 형성하고, 누설 전류를 증가시키는 등 소자의 성능을 저하시킬 수 있는 문제점을 가지고 있다. 그러나, electroplating 을 이용하여 증착한 Cu 박막은 일반적으로 확산 방지막으로 쓰이는 TiN, TaN, 등의 물질과의 접착 (adhesion) 특성이 나쁘다. 따라서, Cu CMP 에서 증착된 Cu 박막의 벗겨지거나(peeling), EM or SM 저항성 저하 등의 배선에서의 reliability 문제를 야기하게된다. 따라서 Cu 와 접착 특성이 좋은 새로운 확산방지막 또는 adhesion layer의 필요성이 대두되고 있다. 본 연구에서는 이러한 Cu 배선에서의 접착성 문제를 해결하고자 Metal organic chemical vapor deposition (MOCVD)을 이용하여 제조한 코발트(Co) 박막을 $Cu/TaN_x$ 사이의 접착력 개선을 위한 adhesion layer로 적용하려는 시도를 하였다. Co는 비저항이 낮고, Cu 와 adhesion이 좋으며, Cu direct electroplating 이 가능하다는 장점을 가지고 있다. 하지만, 수소 분위기에서 $C_{12}H_{10}O_6(Co)_2$ (dicobalt hexacarbonyl tert-butylacetylene, CCTBA) 전구체에 의한 MOCVD Co 박막의 경우 탄소, 산소와 같은 불순물이 다량 함유되어 있어, 비저항, surface roughness 가 높아지게 된다. 따라서 구리 전착 초기에 구리의 핵 생성(nucleation)을 저해하고 핵 생성 후에도 응집(agglomeration)이 발생하여 연속적이고 얇은 구리막 형성을 방해한다. 이를 해결하기 위해, MOCVD Co 박막 증착 시 수소 반응 가스에 암모니아를 추가로 주입하여, 수소/암모니아의 분압을 1:1, 1:6, 1:10으로 변화시켜 $Co/TaN_x$ 박막의 특성을 비교 분석하였다. 각각의 수소/암모니아 분압에 따른 $Co/TaN_x$ 박막을 TEM (Transmission electron microscopy), XRD (X-ray diffraction), AES (Auger electron spectroscopy)를 통해 물성 및 조성을 분석하였고, AFM (Atomic force microscopy)를 이용하여, surface roughness를 측정하였다. 실험 결과, $Co/TaN_x$ 박막은 수소/암모니아 분압 1:6에서 90 ${\mu}{\Omega}-cm$의 낮은 비저항과 0.97 nm 의 낮은 surface roughness 를 가졌다. 뿐만 아니라, MOCVD 에 의해 증착된 Co 박막이4-6 % concentration 의 탄소 및 산소 함량을 가지는 것으로 나타났고, 24nm 크기의 trench 기판 위에 약 6nm의 $Co/TaN_x$ 박막이 매우 균일하게 형성된 것을 확인 할 수 있었다. 이러한 결과들은, 향후 $Co/TaN_x$ 박막이 Cu direct electroplating 공정이 가능한 diffusion barrier로서 성공적으로 사용될 수 있음을 보여준다.