• 전자통신동향분석
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• 제38권6호
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• pp.52-61
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• 2023

With semiconductor scaling approaching the physical limits, devices including CMOS (complementary metal-oxide-semiconductor) components have managed to overcome yet are currently struggling with several technical issues like short-channel effects. Evolving from the process node of 22 nm with FinFET (fin field effect transistor), state-of-the-art semiconductor technology has reached the 3 nm node with the GAA-FET (gate-all-around FET), which appropriately addresses the main issues of power, performance, and cost. Technical problems remain regarding the foundry of GAA-FET, and next-generation devices called post-GAA transistors have not yet been devised, except for the CFET (complementary FET). We introduce a CFET that spatially stacks p- and n-channel FETs on the same footprint and describe its structure and fabrication. Technical details like stacking of nanosheets, special spacers, hetero-epitaxy, and selective recess are more thoroughly reviewed than in similar articles on CFET fabrication.

• 전기전자학회논문지
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• 제24권3호
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• pp.845-852
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• 2020

3 나노미터 아래의 미래공정에서는 작은 면적의 표준셀(Standard Cell)을 구현하는 데에 많은 기술적인 개선을 요구한다. 따라서 어떠한 기술을 통해 얼마나 작은 면적의 표준셀을 구현할 수 있는지, 그리고 그 영향이 어떠한지 알아보는 것은 매우 중요하다. 본 논문에서는 3 나노미터와 이하의 미래공정에서 표준셀 설계를 위해 묻힌 전력망(Buried Power Rail, BPR)과 상호보완 FET(Complementary FET, CFET)이 면적 감소에 얼마나 기여하는지 살펴보며 그 영향을 기생 캐패시턴스 관점에서 분석한다. 본 논문을 통해 상호보완 FET은 4T 이하의 표준셀을 구현할 수 있는 기술이지만, Z-축으로 증가하는 높이만큼 상당한(+18.0% 이상) 기생 Cap의 영향을 받는다는 점을 밝힌다.