• 한국통신학회논문지
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• 제35권12A호
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• pp.1128-1135
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• 2010

실내 무선 측위를 위한 UWB (Ultra Wide Band) 무선 측위 시스템에서는 정확한 위치 정보를 추정하기 위해 거리 인지 정보를 사용한다. 거리 인지를 위해서는 TOA (Time of Arrival), TDOA (Time Difference of Arrival)와 같은 시간 정보를 기반으로 하는 기법을 사용하는 것이 일반적이며, 시간 정보를 측정하기 위해서는 흔히 클럭 정보를 사용하는데, 이 때 가장 기본적으로 고려해야할 요소가 클럭 동기를 맞추는 것과 클럭 오프셋에 의한 오차를 보상하는 것이다. 본 논문에서는 이를 해결하기 위해 공통 클럭을 이용한 거리 인지 및 무선 측위 기술을 제안한다. 제안하는 무선 측위 기술의 성능 검증을 위하여 IEEE 802.15.4a TG에서 제시한 채널 환경에서 공통 클럭을 이용한 측위 시스템의 거리 인지 및 우선 측위 결과를 확인하기 위한 실험을 진행하였으며, 모의실험 결과를 통하여 클럭 오프셋에 영향을 받지 않는 우선 측위 결과를 얻을 수 있음을 확인하였다.

• 한국통신학회논문지
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• 제29권12B호
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• pp.1037-1041
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• 2004

본 논문에서 위성신호를 매개로 원격지의 로컬클럭이 기준신호에 동기되는 새로운 개념의 슬레이브를럭 시스템을 제안하였으며 이 방식에 의한 실용화 가능성을 확인하였다. 새로이 제시하는 방식은 단계적인 물리계층에 의해 동기되던 기존의 방식에 비해 모든 슬레이브 국소들이 동일한 계위의 품질로 유지될 수 있는 등의 여러 가지 구조적인 장점을 지니고 있다. 슬레이브클럭 시스템의 측정결과 10-12 수준의 주파수정확도를 유지하였으며 ITU-T의 권고(G.811)를 만족하는 MTIE 특성을 보여주었다. 현재 전체적으로 자동화기능을 갖는 초기모델이 구현되었으며 가까운 시일 내에 상용화연구를 통해 통신망 동기용 노드클릭으로 사용될 수 있으리라 기대한다.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.37-42
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• 2007

클락 그리드 네트워크(Clock Grid Network)는 대부분의 고속 마이크로 프로세서에서 클락 스큐를 줄이기 위한 일반적인 방법이다. 본 논문은 클락 그리드의 모델링과 분석을 위해서 S-파라미터(Scattering Parameter)를 사용한 새로운 효과적인 방법을 제안한다. 또한, 그리드 사이즈와 와이어(wire) 폭이 그리드의 클락 스큐에 미치는 영향을 제시한다. 본 논문에서 클락 그리드의 상호 연결은 RC 수동소자에 의해서 모델화 되고, 제안된 방법의 결과는 Hspice의 시뮬레이션 결과와 비교해서 10 % 내의 오차를 보여준다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3196-3198
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• 1999

In this paper, we are proposed ATM AAL 1 source clock recovery methods for CBR service. The proposed method compute the difference between network clock level and the reference level by inspecting the variation of a buffer. Also it is the service clock recovery method that control local clock using the look-up table defined clock dividing rate of the difference in advance. It can be applicable to both SDH network and PDH network which has no common reference clock between its ends, it has an important mean in view of the internetworking between existing networks for the integrated service chased by B_ISDN.

• 한국정보통신학회논문지
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• 제10권1호
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• pp.80-87
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• 2006

CCTV(Closed Circuit TeleVision)에 사용되는 CCD(Charge Coupled Device)는 일본의 소니가 시장을 $80\%$ 선점하고 있다. 이는 다른 회사가 따라오지 못할 만큼의 성능을 가지고 있기 때문인데, 문제는 CCD에서 사용되는 clock 주파수가 범용 비디오 인코더에서 사용하는 주파수와 다르다는 것이다. 이 때문에 범용 비디오 인코더를 사용하여 TV 출력을 만들려면, 화면 크기를 조절해 주는 scaler와 2개 clock의 동기를 잡아주는 PLL(Phase Loop Lock)이 필요하다. 그래서 본 논문에서는 scaler와 PLL을 사용하지 않고도 TV 출력 신호를 만들 수 있도록 CCD와 동일한 clock으로 동작하는 비디오 인코더를 제안한다. 본 비디오 인코더는 ITU-R BT.601 4:2:2, ITU-R BT.656 중 하나의 입력을 받아서 NTSC, PAL등의 S-video 신호와 CVBS(Composite Video Baseband Signals)로 바꾸어 준다. 입력 클럭이 가변하기 때문에 인코더 내부에서 사용하는 필터의 특성도 가변되도록 설계하였고 하드웨어 크기를 줄이기 위해서 곱셈기를 사용하지 않는 구조로 설계하였다. 명암 신호와 색차 신호를 위한 디지털 필터의 bit width는 하드웨어 설계 시 발생할 수 있는 오차를 ${\pm}1$ LSB(Least Significant Bit) 이하가 되도록 정하여 양질의 복합 영상 신호를 만들 수 있도록 하였다. 제안된 시스템은 Altera FPGA인 Stratix EP1S80B953C6ES을 이용하여 검증을 수행하였다.

• 정보통신설비학회논문지
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• 제3권2호
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• pp.11-17
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• 2004

In this paper we propose a new conceptual system for a network clock in which all node clocks are simultaneously synchronized to the national standard by intermediation parameter of satellite time. Experiments have shown the possibility of its adoption by real networks. The new proposed method has various structural benefits, in particular all node clocks can be kept at the same hierarchical quality in contrast to the existing method. The measurement results show that the accuracy of the experimental slave clock system can be kept within a few parts In 1012 and the MTIE (Maximum Time Interval Error) sufficiently meets ITU-T G.811 for the primary reference clock. A prototype system with fully automatic operational functions has been realized at present and is expected to be directly used for communication network synchronization in the near future.

• 통합자연과학논문집
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• 제16권2호
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• pp.61-67
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• 2023

Human body ages differently due to environmental, genetic and pathological factors. DNA methylation patterns also differs depending on various factors such as aging and several other diseases. The aging clock model, which uses these differences to predict age, analyzes DNA methylation patterns, recognizes age-specific patterns, predicts age, and grasps the speed and degree of aging. Aging occurs in everyone and causes various problems such as deterioration of physical ability and complications. Alzheimer's disease is a disease associated with aging and the most common brain degenerative disease. This disease causes various cognitive functions disabilities such as dementia and impaired judgment to motor functions, making daily life impossible. It has been reported that the incidence and progression of this disease increase with aging, and that increased phosphorylation of Aβ and tau proteins, which are overexpressed in this disease and accelerates epigenetic aging. It has also been reported that DNA methylation is significantly increased in the hippocampus and entorhinal cortex of Alzheimer's disease patients. Therefore, we calculated the biological age using the Epi clock, a pan-tissue aging clock model, and confirmed that the epigenetic age of patients suffering from Alzheimer's disease is lower than their actual age. Also, it was confirmed to slow down aging.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 하계종합학술발표회논문초록집
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• pp.177-177
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• 2004

• 한국전자통신학회논문지
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• 제3권2호
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• pp.79-85
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• 2008

다양한 무선통신 방식이 출현함에 따라 배터리 수명과, 저전력 동작이 중요시되면서 무선 통신용 LSI는 SI circuit을 이용하는 analog current-mode signal processing을 주목하고 있다. 그러나 SI (Switched-Current) circuit을 구성하는 current memory는 clock-feedthrough의 문제점을 갖는다. 본 논문에서는 current memory의 문제점인 clock-feedthrough의 일반적인 해결방안으로 CMOS switch의 연결을 검토하고, current memory 성능 개선의 설계방안을 제안하기 위하여 CMOS switch 간의 width의 관계를 도출하고자 한다. Simulation 결과, memory MOS의 width가 20um, input current와 bias current의 ratio가 0.3, CMOS switch nMOS의 width가 2~6um일 경우에 CMOS switch 간의 width는 $W_{Mp}=5.62W_{Mn}+1.6$의 관계로 정의되고, CMOS switch nMOS의 width가 6~10um일 경우에 CMOS switch 간의 width는 $W_{Mp}=2.05W_{Mn}+23$의 관계로 정의되는 것을 확인하였다. 이 때 정의된 MOS transistor의 관계는 memory MOS의 성능향상을 위한 설계에 유용한 지침이 될 것으로 기대된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.791-794
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• 2003

The increasing computational capability of processors is driving the need for high bandwidth links to communicate and store the information that is processed. Such links are often an important part of multi processor interconnection, processor-to-memory interfaces and Serial-network interfaces. This paper describes a 0.11-${\mu}{\textrm}{m}$ CMOS 4 Gbp s/pin 3-Level transceiver using RSL/(Rambus Signaling Logic) for high bandwidth. This system which uses a high-gain windowed integrating receiver with wide common-mode range which was designed in order to improve SNR when operating with the smaller input overdrive of 3-Level. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by low pass effects of channel, process-limited on-chip clock frequency, and serial link distance. In order to detect the transmited 4Gbps/pin with 3-Level data sucessfully ,the receiver is designed using 3-stage sense amplifier. The proposed transceiver employes multi-level signaling (3-Level Pulse Amplitude Modulation) using clock multi phase, double data rate and Prbs patten generator. The transceiver shows data rate of 3.2 ~ 4.0 Gbps/pin with a 1GHz internal clock.